基于FPGA的DDS多路信號源的設計

【中圖分類號】G64【文獻標識碼】A 【文章編號】2095-3089（2014）06-0232-01

一、引言

美國學者J.Tierney在1971年提出了以全數字技術，從相位出發直接合成波形的方法，即直接數字頻率合成。以往的直接頻率合成器鎖相環路法頻率分辨率低、頻率跳變慢，而DDS具有頻率分辨率高、頻率轉換快、輸出相位連續、可產生各種調制信號等優點.DDS系統核心部分是波形相位到幅度轉換，該部分限制了系統的最大運行速度，也耗用了其大部分的功率。

相位到幅度的轉換方法主要有三種:

1.基于ROM查詢表。利用三角函數和三角恒等式的象限對稱性，只儲存周期的波形，壓縮波表中的數據，此方法能進行一定的數據壓縮，但在高頻率分辨率的要求下，仍占用較大內存，而生成的波形在一周期內也有一定的相位差。

2.計算方法。泰勒級數和坐標旋轉數字計算方法是該方法的兩個代表，由于有大量的算法，系統有比較復雜的硬件結構。

3.初值假設和校正方法。先用數字硬件產生初始估計值，然后采用直線逼近、拋物線逼近等方法，對實際值和估計值之差進行校正，但兩者之間仍存在一定的誤差。 由于DDS內部數模轉換器和波形存儲器工作速度的限制還有采用的全數字結構，使得DDS輸出信號的頻帶范圍有限，輸出雜散大。

本設計中，以FPGA為信號源主控芯片，利用DDS技術實現輸出多路信號源的設計。該信號源具有同時輸出32路模擬信號的功能，具有輸出正弦波、三角波、鋸齒波還有矩形波的功能，輸出頻率從1 Hz到1. 9 kHz連續可調，輸出幅值從 -2. 5V到+2. 5V連續可調，信號幅值精度為0. 0625 %。該信號源能作為存儲測試系統自檢時的信號輸人，以此檢測目標設備的工作狀態和各性能指標，為目標設備正常工作提供依據。

二、DDS信號源方案設計

信號源的控制命令從上位機下發至主控卡，由主控卡通過背板轉發命令至信號源模塊。信號源模塊經LVDS總線實現命令的串并轉換后，傳輸到FPGA解碼控制命令，以實現板級控制。

圖1DDS信號源原理圖

1.DDS的FPGA實現

圖2DDS原理框圖

2.頻率控制字

FCW：頻率控制字，即相位增量。

依據DDS方程： f0=KN， f0表示輸出頻率，fe表示時鐘頻率，如果K=1，則DDS輸出最低頻率，如果N足夠大，DDS就能夠得到很細的頻率間隔，所以要實現輸出頻率調節，只需要改變K，由上位機下發FCW，從而達到頻率的控制調節。

3.相位累加器

相位累加器是由FPGA中32位加法器和32位寄存器級聯構成，到來一個時鐘脈沖，加法器就將頻率控制字K和寄存器輸出的累加相位數據相加，然后把相加的結果送至寄存器數據輸入端。如此循環，當相位累加器滿量程時則產生一次溢出，完成一個周期，同時將輸出的32位二進制中的高8位數據輸出，作為波形存儲器的尋址地址。

4.波形存儲器的實現

波形采樣點值通過MATLAB程序將波形數據寫入后綴為coe的文件，然后定制FPGA內部集成IP Core實現波形存儲器的功能。

5.D/A轉換器

選用16位分辨率的高精度AD768AR可得到14位的量化精度。

AD768

圖3D/A轉換電路

6.低通濾波器

采用壓控電壓源式濾波電路，由兩級RC濾波電路以及同相比例放大電路組成二階巴特沃斯低通濾波器。

圖5 濾波器電路

三、結論

實現了同時輸出32路多路信號源的功能，信號的頻率、幅度可通過上位機軟件由用戶設定，當輸出需求改變時，只要改變存儲波形信息的ROM數據，就可以靈活實現任意波形的多路信號。