雷達數據處理單元主機系統的設計與實現

周小武 花紋波

（中航工業航空計算所，陜西 西安710068）

雷達數據處理單元主機系統的設計與實現

周小武 花紋波

（中航工業航空計算所，陜西 西安710068）

雷達數據處理單元是飛機雷達處理機中的重要糸統，要求具有很高的性能和集成度，而其核心部分主機模塊的功能強大與否影響著整個雷達系統的性能。文章討論一種的雷達數據處理單元的構成與原理。其主機模塊采用高性能處理器作為數據處理中心，同時擁有LBE總線和VME總線兩個總線接口電路，以實現控制內卻從設備和與外部系統進行數據交換兩個功能。

數據處理；雙總線接口系統；機模塊設計

近些年來，隨著現代航空工業的不斷發展，大量先進的機載設備不斷裝備到飛機上，因此使得機載系統的電子化、集成度不斷提高，同時，對其性能的要求也越來越高。雷達數據處理單元作為飛機雷達綜合處理機中的重要部分，其性能及集成度尤為重要。其中，主機模塊是核心部分，不僅要通過內部總線控制雷達數據處理單元的各個從設備，還要承擔起與外部設備的數據交換任務，因此，其功能的強大與否影響著雷達系統甚至整個機載設備的效率。

1 雷達數據處理單元系統結構組成

雷達數據處理單元是雷達綜合處理機中的數據處理部分，由 3個模塊組成，分別是：主機模塊、從機模塊和接口模塊。各模塊之間通過LBE總線相連，主機模塊通過從機板和接口板上的雙口RAM進行數據傳送，模塊內通過CPU內總線互連，其中接口模塊不僅具有多路總線接口的功能，還包括主機模塊的 6路串口及若干離散量資源，該資源只有主機模塊可通過LBE總線直接訪問。系統結構如圖l所示。

圖1　某雷達數據處理單元的組成結構

2 主機模塊的構成

在此雷達數據處理單元組成中，主機數據處理器模塊作為LBE總線上的唯一主控設備。其硬件組成結構如圖2所示。

圖2　主機模塊的組成

需要管理LBE總線上的資源，并可作為VME總線的主/從設備，通過母板VME總線與外部信號處理部分進行通訊，它對整個數據處理單元做管理，分配和處理的作用，所以是整個系統的核心部分，主機數據處理器模塊是其中的難點，本文重點討論它的設計思路及實現方法。

2.1處理器的選擇

中央處理器CPU是主機數據處理器模塊的核心部件，選用Intel公司的通用高性能徽處理器MD80486芯片（+5v供電）。設計其工作在保護模式下，Cache不使能，其外部時鐘最高頻率為33MHz。

2.2復位信號處理

處理機核心部件的復位包括：軟件復位、主機模塊復位、系統復位和上電復位。其中，軟復位由I/O寫端口產生；上電復位是由復位電路MAX791監視電源，在VCC>4.65V時產生一個長度為200ms的復位脈沖。主機模塊復位和系統復位由主機模塊不同的復位按鈕產生，其中主機模塊復位還要通過主機模塊的RESET信號復位接口板的主機資源，系統復位來自機箱面板的RSTIN信號，LBE總線的LRES信號復位接口板和從機板。如圖 3所示。同時，主機模塊復位添加了去抖動電路，選用合適的電阻和電容組成，保證了主機模塊復位信號的穩定。

同時，主機模塊可通過寫 VIC64寄存器的方法產生SYSRESET信號，用來復位VME總線上的SHARC板，但不復位主機模塊(VIC64除外)。

圖3　復位邏輯

2.3時鐘信號實現

處理器CPL工作主頻由時鐘電路產生，考慮到主機模塊的VME總線接口電路最高使用64MHz時鐘，該時鐘可由CPU的工作主頻32 MHz時鐘倍頻后產生，為減少時鐘種類，提高系統工作可靠性，設計時將32 MHz作為基本時鐘，一方面直接提供給 CPU；另一方面經過倍頻產生 64MHz時鐘提供給VME總線接口電路，且該基本時鐘還將用于時序邏輯電路的同步和訪問超時電路。同時，對高頻時鐘信號在靠近源處串接33歐姆電阻，增強信號的穩定性。另外，還沒計添加1個3.6864MHz的晶振．以此提供3.6864MHz的時鐘給通用異步串行通訊口（UART)芯片。如圖4所示。

圖4　時鐘電路

2.4看門狗電路

為了實現軟件運行軌跡的可靠性，處理機核心部件提供看門狗電路，定時周期100ms（50nf電容)。看門狗電路由硬件實現，在地面調試狀態下自動禁止，但可用軟件設置使能/禁止；在實時狀態下自動使能，當看門狗有效后產生非屏蔽中斷并點亮本模塊故障燈。

2.5中斷

主機主要提供1個非屏蔽中斷，15級可屏蔽中斷的處理能力，因此選用2片8259A中斷控制器，通過主從式級聯來實現處理15級可屏蔽中斷的功能。可屏蔽中斷由8259A中斷控制器管理，非屏蔽中斷由看門狗電路和總線超時電路觸發產生，直接接到CPU的MNI引腳，為區分非屏蔽中斷的類區分非屏蔽中斷的類型（看門狗／總線超時），可查詢狀態寄存器來判定。

2.6總線接口

主機有LBE總線和VME總線2個接口，從機只有LBE總線接口。主機是LBE總線的唯一主設備,從機只是LBE總線的從設備。

2.6.1LBE總線接口

LBE總線用于雷達數據處理單元內的數據傳輸，采用16位數據寬度，且根據應用需要，設計只采用LBE總線中的部分信號。LD15-LD0提供LBE總線主設備與其他模塊間的數據通路；LA15-LA0由主設備發出，為尋址存儲器或IO提供地址；LADS由主設備發出，表示1個總線訪問周期開始；LMEN由主設備發出，表示訪問存儲器空間；LIOCS由主設備發出表示訪問IO空間，LW/R由主設備發出，表示寫／讀操作（“1”表示寫/“0”表示讀），LDEN由主設備發出。表示數據有效，通常用于控制總線收發器；LRDY由從設備發出，表示從設備允許主設備結束總線訪問周期，從設備通過三態門輸出該信號；LRES*由主設備發出，表示LBE總線復位； LCLK由主設備發出，它是LBE總線系統時鐘。使用該信號產生LRDY；GSE是一個輸入信號，指示當前運行狀態，高電平表示實時運行狀態，低電平表示地面調試狀態。特別注意的是，主機模塊還定義了GO/NOGO信號，該信號由LBE總線主設備發出，高電平表示主設備能正常運行，低電平表示主設備模塊不能正常工作，該信號作為接口板的輸入。

2.6.2VME總線接口

VME總錢接口是主機模塊的重要組成部分，也是整個模塊的關鍵技術之一。主機模塊的VME總線接口能夠實現以下功能：總線控制器功能；主/從設備功能；中斷處理器功能；A32/D32/單字傳送和塊傳送能力。因此，在設計時，選用以VIC64為主協議芯片，以配套的CY7C964作為擴展芯片，整個VME總線接口可用一片VIC64和三片CY7C964順次級聯來實現，VIC64作為主協議芯片，三片CY7C964作為VME總線的數據和地址擴展。VME總線接口的實現框圖如圖5。

圖5　VME總線接口電路

采用這種方案，主機模塊既可以做系統控制器，叉可以做總線主設備、總線從設備，還可以做中斷請求者、中斷處理者，滿足了系統設計技術要求。

2.7邏輯控制電路

2.7.1局部總線控制邏輯

主機模塊內局部總線可由CPU、VME接口芯片中的任何一個來占用，局部總線仲裁電路的設計也是主機模塊詳細設計中的一項要點。考慮到VME是整個系統信息交換的重要通道，它的利用率的高低直接決定了系統的性能所以將其優先權定為最高，只要CPU不處于總線鎖定（LOCK#或PLOCK#為低)狀態，它就可以獲得總線占用權，此外，一旦系統出現了死鎖狀態，則無論 CPU是否處于總線鎖定（LOCK#或PLOCK#為低）狀態，總線仲裁邏輯都會強制CPU放棄總線（將 BOFF#信號置低），以解除死鎖。CPU承擔著所有的數據處理和管理任務，其性能的發揮也對整個系統的性能有著決定性的作用，因此將其優先權定位最高。局部總線仲裁邏輯如圖6所示。

圖6　總線仲裁

2.7.2主機模塊控鍘邏輯

主機模塊邏輯控制器采用了XILINX公司的FPGA芯片XC4010E，控制邏輯結構如圖7所示。

圖7　核心控制邏輯結構框圖

主機模塊邏輯核心控制器是整個主機模塊的控制核心，它將模塊上的全部控制邏輯都集成在內，其中包括復位產生邏輯、存儲器譯碼，I/O譯碼、CPU總線周期（存儲器讀寫、I/O都寫）控制，總線仲裁邏輯、CPU總線周期控制信號到VME接口控制信號的轉換邏輯。

3 系統的軟件設計

該雷達數據處理單元在設計時采用嵌入式實時操作系統VxWorks及配套的開發環境Trnado,由實時多級多任務操作系統，自測試程序，地面支持系統組成，負責控制管理包括中央處理器，存儲器，中斷源，接口等資源，使整個系統安全、可靠、正常的運行，為整個系統提供實時，正確的軟件運行環境和軟件開發，系統維護平臺。 系統軟件可工作在 3種狀態下，具體工作狀態由設置狀態離散量來控制：

a.空中運行狀態：裝機后的工作狀態，系統進行上電BIT測試、啟動操作系統、啟動已駐留的應用程序。

b.地面單機調試：系統處于地面調試工作模式，進行上電BIT測試后啟動操作系統及Tornado調試環境支持程序。此種工作模式便于用戶進行高級符號調試。

c.地面多機調試：系統處于地面調試工作模式，進行上電BIT測試后啟動操作系統及地面多機支持系統，進行系統調試。

4 結束語

本文討論了一種數據處理計算機的設計思路和具體結構，介紹了此種高速數據處理計算機的設計實現方法和具體工作原理。此系統擁有的雙總線系統，進行內外數據交換，這種設計優點有著數據交換靈活，總線利用率高，設計結構運用，易維護等特點。為機載數據處理系統的設計提供較為清晰的結構和思路參考。

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[4] American National Standard.Secretariat VMEbus international tradeassociation[M].American Naiional Standard lnstitute Inc,1995.

Design and implementation of the host system

the radar data processing unit is an important issue in the plane radar system, requirements of high performance and integration, and its core part of the host called naan piece of powerful or not affects the performance of the whole radar system. We are here to discuss a ray even the composition and principle of data processing unit. The host module adopts the high-performance processor as a data processing center, also has the LBE bus and VME bus two bus interface circuit, in order to realize the control from the equipment and within two functions for data exchange with the external system.

Data processing;Double-bus interface system; desktop module design

TN95

A

1008-1151(2015)04-0019-03

2015-03-12

周小武，男，中航工業航空計算所助理工程師，從事航空計算機硬件研究。