關于分離時序電路的邏輯設計關鍵技術探討

陳艷 李文娟

摘要：分離時序電路是指飛行器進行頭體分離、級間分離等操作時，起爆火工品。相對于人工控制來說，分離時序電路不但使控制手段自動化得以實現(xiàn)，還使起爆時間精度明顯提高。相關工作人員采用存儲電路記錄關鍵信號相關時間參數(shù)，并有效的分析時間參數(shù)，對系統(tǒng)正常運行情況、流程進行狀態(tài)給予判斷。同時，因為電路中存在多種輸入信號，但上述信號會由于多種干擾出現(xiàn)問題，為了確保控制核心內(nèi)可輸入正確的信號，促進邏輯正確運行得到有效控制，需要完善分離時序電路的邏輯設計關鍵技術。本文重點分析分離時序電路邏輯設計關鍵技術。

關鍵詞：分析時序電路；邏輯設計；關鍵技術

一、前言

分離時序電路關鍵控制邏輯主要是能將反饋信號實時監(jiān)測，并對控制信號作輸出處理，對相關關鍵觸發(fā)信號作一定的存儲、接收操作，從而出現(xiàn)針對性的分離時序，并根據(jù)時序而產(chǎn)生火工品的點火信號[1]。采用與相關設備相互連接的方式，模擬實際操作的過程，并存儲關鍵信號的相關時間參數(shù)，對波形圖以及原始數(shù)據(jù)作分析，具有可靠性高、運行穩(wěn)定、電路精度高等優(yōu)勢。目前，分離時序電力已經(jīng)開始大范圍的投入使用，可發(fā)揮極大的應用價值以及較高的可靠性。因此，重視分析分離時序電力邏輯設計關鍵技術的工作，對進一步擴大其使用范圍、提高其運行可靠性具有非常重要的意義。

二、制定設計方案

分離時序電路主要是由八路信號輸出、六路信號輸入等構成，分別采用光電隔離電路在系統(tǒng)中輸入反饋信號以及控制按鍵信號，輸出信號經(jīng)過針對性的火工品保險開關以及多路固態(tài)繼電器后對起爆火工品工作可以起到控制的效果。分離時序電路的控制按鍵可以作出不同控制信號以及流程啟動信號等操作，通過多種類型的工作模式控制模式選擇開關，并利用反饋信號對相關的分離時序進行觸發(fā)，而關鍵信號時間參數(shù)的存儲工作主要是通過存儲模塊來完成。分離時序電路的系統(tǒng)核心以FPGA芯片為主，對于反饋信號以及控制信號能可靠的接受，并作出針對性的分離時序，對多路固態(tài)繼電器閉合以及斷開可起到控制的作用。點火電路控制核心是采用單片機為主，F(xiàn)PGA芯片應用的優(yōu)勢較為明顯，其含有數(shù)百個I/0口，為連接外設提供方便，有利于大規(guī)模系統(tǒng)的實現(xiàn)。FPGA芯片數(shù)據(jù)處理以及應用工作能通過并行多通道外處理，相對于單片機來說，其處理速度相對較快，具有時序?qū)崿F(xiàn)能力強、組合邏輯能力強等基本優(yōu)勢，有利于及時判斷輸入的信號[2]。

三、分離時序電路關鍵控制邏輯設計關鍵要點

（一）設計總體控制流程圖

分離時序電路關鍵控制邏輯設計主要分成模式Ⅰ、模式Ⅱ等兩種不同的方式，能利用模式對開關選取進行選擇，模式Ⅰ可促進單獨控制各階段信號得到實現(xiàn)，在按下控制按鍵之后，對相關控制指令進行觀察，且嚴格觀察反饋信號指示燈熄滅或者點亮的情況，為全面檢測不同階段運行的實際情況提供便利。模式Ⅱ?qū)儆诳傮w控制流程，將按鈕按下啟動之后，可輸出信號對模式進行判斷，在完成階段之后給出點火指令。一旦按鈕按下啟動，則將時統(tǒng)零點輸出，將指令1發(fā)出，直接與反饋1信號相互接受，對反饋2信號進行檢測，判斷其正常性。通常在確定反饋2信號正常狀態(tài)后，便將指令2信號發(fā)揮，再繼續(xù)對反饋2信號進行檢測，確定正常后，可以將啟動指令發(fā)出。

（二）時間參數(shù)的存儲控制

分離時序電路運行過程中利用存儲電路記錄關鍵信號的時間參數(shù)有著非常重要的意義，相關工作人員根據(jù)分析時間參數(shù)的實際情況，對流程運行的實際情況進行判斷，為判斷系統(tǒng)正常運行狀態(tài)提供依據(jù)。同時，對時間參數(shù)進行嚴格記錄，為事后分析提供便利，從根本上促進電路可靠性明顯提高。分離時序電路主要是通過SAMSUNG公司生產(chǎn)的存儲芯片，該芯片的優(yōu)勢為可邊擦邊寫，并能高速、大容量的存儲，內(nèi)存列陣的組成部分主要以64B備用存儲區(qū)、2kB主存儲區(qū)域為主。當讀寫控制命令顯示“0”時，可以通過Flash將相關數(shù)據(jù)寫入，當讀寫控制命令顯示“1”時，則可以通過Flash將相關數(shù)據(jù)讀出，不管是讀或者寫，均要開展無效塊檢驗，并對各塊第1、第2頁中2048列地址進行檢驗，觀察其是否FFh，如果顯示“否”，則表示為無效快。同時，K9F1G08UOA為大容量內(nèi)存，其內(nèi)存為128M，對于流程中的時間參數(shù)可多次記錄，為讀取提供便利。記錄時間參數(shù)的流程為：將關鍵信號啟動之后，則會清零計數(shù)器，并對是否按下啟動按鈕進行檢測。若按下按鈕時存在輸出，時統(tǒng)信號則作為相關標準。自動開始計時計數(shù)器后，一旦發(fā)現(xiàn)關鍵信號下降的情況，需要對重要時間參數(shù)進行重新記錄。Flash存儲的數(shù)據(jù)以FF FF00 00 作為幀頭，并在不同關鍵時間信號方面標記69、5A、4B、3C、2D等相關數(shù)據(jù)，因為Flash采用頁作為單位作編程操作，容量為2kB/頁，若該系統(tǒng)中存儲的數(shù)據(jù)量較小，且不能達到一頁容量的需求時，則通過“55 55……”補齊，為Flash正常編程提供保障。

（三）試驗結果

分離時序電路在完成設計后采用與等效器連接完成實際操作過程的模擬工作，并存儲關鍵信號的相關參數(shù)，利用上位機軟件將波形圖以及原始數(shù)據(jù)打開。波形圖的單位為ms，并精確到小數(shù)點后兩位，將各關鍵信號降低的重要時間參數(shù)準確的記錄，并采用波形的方式進行直觀的表示，為對比分析提供便利[3]。

四、結束語

綜上所述，通過分析分離時序電路軟件邏輯設計中應用的關鍵技術，并詳細介紹控制邏輯中存儲時間參數(shù)的相關流程，為電路運行的可靠性提供保障。因此，需要完善分離時序電路邏輯設計工作，使邏輯設計存儲時間參數(shù)操作能夠具有準確性強、實時性高等基本特征，并發(fā)揮性能穩(wěn)定、可靠性高等優(yōu)勢，為可靠運行分離時序電路提供保障。

參考文獻：

[1]甄國涌，張蔚云，李圣昆，鄭永秋.基于分離時序電路的邏輯設計關鍵技術研究[J].科學技術與工程，2014，v.14；No.294（05）：255-260.

[2]張蔚云，甄國涌，鄭永秋，李圣昆.基于FPGA的分離時序電路的可靠性設計[J].計算機測量與控制，2013，v.21；No.178（07）：1889-1891.

[3]杜志，甄國涌，董小娜.點火控制器的安全性及可靠性設計[J].計算機測量與控制，2013，v.21；No.172（01）：168-170.