半導體晶體工藝節點演化路徑

摘要：在集成電路設計過程中，半導體芯片需要逐步減少晶體管的體積來維持更高的集成度。特別是在電路制造技術飛速發展的今天，廠家對電路的要求也不斷提高，這就要求集成電路能夠以足夠小的體積承載更多的元件。本文分析了半導體晶體工藝節點的演變，介紹了晶體管的發展過程。

關鍵詞：半導體晶體;工藝節點;演化路徑

1引言

集成電路制造業發展迅速，并根據摩爾定律，廠家研制出集成度較高的半導體芯片供其使用。在設備快速更新換代的時代，半導體芯片的技術節點演變速度也加快了，為半導體芯片的生產提供了更先進的技術手段。

2根據摩爾定律形成技術單元

1958 年，德州儀器工程師 Jack Kilby 創造了世界上第一條集成電路，1962 年德州儀器建成了世界上第一條商用集成電路生產線。此后，在市場需求的推動下，集成電路成長為一個龐大的產業，從小型集成電路（SSI）到中型集成電路（MSI），再到大規模集成電路（LSI），再到現代超高功率集成電路。大規模集成電路（VLSI）。集成度被認為是描述集成電路技術先進程度的重要指標。通常用晶體管的數量來表示集成度，一個芯片包含的晶體管越多，功能越強。因此，集成電路的規模反映了集成電路的先進水平。集成度的提高不僅意味著一個晶體管的尺寸減小，還意味著應用更先進的制造工藝，因為有一個晶體管的尺寸和制造工藝的區別，集成電路是一個不斷縮小晶體管的過程。1990年代的大規模集成電路被迫使用微米級技術。當第一次創建這種設計時，使用5 和 3 微米的標準單元庫 ，這也是當時的主要工藝（晶圓的尺寸為 3 和 4 英寸）。歷時20年，如今已進化為納米級工藝。中芯國際于2016年開始量產的 28nm 工藝比 3 微米工藝小 100 多倍。2019年12月24日，龍芯3A4000/3B4000在北京發布，使用與上一代產品相同的28nm工藝，通過設計優化，實現了性能的成倍提升。龍芯堅持自主研發，芯片中的所有功能模塊，包括CPU核心等在內的所有源代碼均實現自主設計，所有定制模塊也均為自主研發。2020年3月3日，360公司與龍芯中科技術有限公司聯合宣布，雙方將加深多維度合作，在芯片應用和網絡安全開發等領域進行研發創新，并展開多方面技術與市場合作。2021年4月龍芯自主指令系統架構（Loongson Architecture，以下簡稱龍芯架構或LoongArch）的基礎架構通過國內第三方知名知識產權評估機構的評估。龍芯為了開發這些工藝，投入了更多的資金。因為更小的尺寸意味著對設計和制造設備以及芯片材料提出了更嚴格的要求。芯片企業要攻克技術門檻，需要投入數億、數十億美元的研發資金。我不知道有多少世界一流的科學家和工程師參與了這個極其昂貴的微電路小型化項目。那么5微米、3微米、90納米、28納米、14納米、10納米、7納米、5納米等的“節點”是如何形成的呢？我們可以說這是一個衡量摩爾定律實施進展的指標。摩爾定律指出，半導體微電路每一年半年（后來改為兩年），其集成度翻倍，伴隨著生產力的提高和成本的降低。如何描述這種集成水平？這是進程的術語“節點”，即進程節點的值越高越小，芯片集成度越高。這些值也被用于《國際半導體技術藍圖（ITRS）》中，以分離半導體工藝的步驟（也稱為ITRS）或描述芯片的改進性質。這需要在這里解釋值表示什么大小。

例如28nm工藝，其中28nm是指晶體管柵極的最小線寬（gate width）。在實際設計中，除了柵極之外，其他尺寸通常都大于工藝組裝的尺寸，例如晶體管之間的金屬連接的寬度和有源區的寬度。在與非門和或非門電路中，白色是襯底層，紅色是多晶硅層，藍色是金屬層。其中，只有紅色多晶硅柵的最小線寬可以達到28nm，其他尺寸都超過28nm。每層的最小線寬取決于設計規則。為什么使用柵極線寬而不是不同的線寬來表征工藝節點？這是因為門寬通常是整個項目中最重要的參數。在CMOS電路中，MOSFET的主要功能是通過柵極控制源漏之間的電流。這個電流受很多因素的影響，例如晶體管的遷移率、絕緣層的電容以及各種效應。它們都與半導體工藝有關，工藝建立后很難重新設計。一般來說，唯一可以設計的參數是寬長比，也就是晶體管的柵極長寬比（長溝道的器件可以直接近似，短溝道的器件可以直接近似）必須修改）。即在相同電壓下，柵極越寬，溝道越長，源漏電流越低。因此，在設計中，溝道越短，晶體管尺寸越小，單位面積可以存儲的晶體管越多，芯片集成度越高;換句話說，晶體面積越小。芯片的價格更便宜。當然，這是因為只考慮了生產成本，沒有考慮NRE費用。NVIDIA GTX2080（16nm工藝）與GTX3080（8nm工藝）對比，雖然Geforce GTX3080的晶體管比GTX2080多，但芯片面積只有后者的一半多一點。從 16 nm 工藝技術演變而來。優勢高達8nm。唯一的例外是 DRAM 電路。在 DRAM 存儲單元中，此元素大小不是指柵極寬度，而是指最小允許金屬間距的一半。簡而言之，它描述了該過程中加工的尺寸精度。這不一定是指半導體器件中特定結構元件的尺寸，而是可以反映加工精度的某種尺寸的平均值。這最直觀地反映了集成電路可以通過微電子制造工藝的加工制造實現更大的集成密度。

3技術節點的進步可以進一步降低能耗

技術單元的發展也導致了能源消耗的理論上的減少。因為縮小晶體管可以降低一個晶體管的功耗，按照比例縮小規則，柵極電壓（Vds）會降低，降低柵極電壓會降低整個芯片的電源電壓，從而降低功耗。但從物理原理來看，單位管芯面積的功耗并不會隨著技術節點的進步而降低。因此，這已成為減少晶體管數量的主要障礙。事實上，芯片的功耗會隨著集成度的增加而增加。 2000年前后，人們預測，根據發展起來的摩爾定律（晶體管），如果沒有技術進步，10多年后其功率密度可以達到火箭發動機的水平，這樣的芯片不起作用。即使沒有達到這個水平，過高的溫度也會影響晶體管的工作。事實上，業界并沒有找到徹底解決晶體管功耗問題的方案。目前的做法是一方面降低電壓（功耗與電壓的平方成正比），另一方面不再以時鐘速度為目標。因此，2005年以后，CPU頻率將不再增加，性能提升主要依賴于多核架構。這被稱為“功耗墻”。 “功耗墻”的存在，使得晶體管數量的減少不再是隨意的。

03半導體制造對技術節點的影響

在微米時代，技術節點可以被視為等同于晶體管的柵極寬度（溝道長度）。工藝單元數越小，溝道長度和晶體管尺寸越小。但在22nm節點之后，情況發生了變化。晶體管的實際尺寸或實際溝道長度不一定等于該節點。例如，Intel 的 14nm 工藝晶體管的通道長度為 20nm。為什么它以硅原子開頭。硅原子的直徑在納米量級，硅原子的半徑為110皮米，直徑分別為0.11納米和0.22納米。如果晶體管的溝道減小到 10 nm，這意味著大約 45 個硅原子位于一起（不包括原子之間的距離）。目前，根據經典物理理論的現有晶體管模型已不再適用。用經典電流理論計算電子的傳輸時，在確定了電子的分布后，不管它的量子效應如何，它仍然被認為是一個粒子。這是不必要的，因為它的尺寸很大。但它越小，必須考慮的物理效應就越復雜。其次，一種叫做“短溝道效應”的現象也會影響晶體管的性能。 “短溝道效應”造成的直接損害是柵極電壓不能有效地關斷晶體管，導致漏電流和高損耗。這部分漏電流不容小覷，“短溝道效應”造成的這部分漏電流所造成的能耗可以達到總能耗的一半。生產工藝的另一個限制是由生產設備引起的，特別是光刻機分辨率的限制。光刻機的分辨率取決于光源。光源的聚焦能力越好，分辨率越高，可以切割的線條越細。

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個人簡介：李兆營1989.02 男 山東省菏澤市 漢 碩士研究生 中國地質大學（武漢） 工程師 安徽光智科技有限公司 研究方向：半導體工藝研發生產