基于多相濾波的高精度延時設計及實現

李曉輝, 萬宏杰, 樊 韜, 劉佳文, 王先文

(西安電子科技大學通信工程學院, 陜西 西安 710071)

0 引 言

雷達性能測試中,雷達回波模擬器對測量的作用越來越大[1-3]。模擬器在室內條件中若能精確模擬雷達信號在空間信道中傳播產生的延時及頻移等變化[4],可以極大地縮減測試周期與測試成本。在雷達測距測速時,時間上的高分辨率決定了測距測速的精確性,通過對回波信號高質量[5]、高精度的延時,目標的位置速度等信息也會更加準確。因此在雷達搜索及跟蹤目標測試時,模擬器是重要的地面支撐設備,同時高精度延時模擬也是模擬器實現高性能的關鍵技術。

模擬器研究一般側重于高性能通用化測控信道模擬器[6],其中信號延時模擬可對不同類型信號實現通用化的延時處理。時延研究大致經歷了從模擬到數字、從粗時延到精時延的階段。

模擬實現方面,使用真時間延時(true time delay, TTD)方法,用長的、包裹起來的延遲線延遲信號[7],比如光纖、同軸電纜、波導等延遲線。TTD方法能夠實現一定的延時效果,但存在復雜度高、體積大、功耗高的問題,易受溫度等外界環境的影響[8]。文獻[9]提出一種基于電纜延遲的平面陣列信號模擬器,滿足導航衛星系統接收機中平面陣列延時一般低于0.6 ns的要求,但傳輸線帶來的誤差需額外的校正處理。

數字實現方面,通過特定的延時結構實現較低的延時精度。文獻[10]提出基于可編程邏輯門陣列(field programmable gate array,FPGA)的延時線子集和延時線結構,由級聯延遲單元進行延時,該結構實測下的延時分辨率可低至76 ps。文獻[11]設計了新型數字時延發生器,在FPGA中使用雙抽頭延時線,可實現的時延分辨率為65 ps,但需要額外的數字可編程延時器芯片搭建一個整體的延時系統。

數字實現與奈奎斯特采樣定律緊密結合[12],對信號分解及重構實現了整數倍采樣間隔的延時大小。但高延時精度依賴于高采樣率，所以在采樣率不能無限制提高的實際應用中,需要有分數倍采樣間隔的時延處理,如密集采樣、數字時域內插、頻域線性相位加權、分數時延濾波器[13]等方法。這些方法可以滿足實際工程應用中足夠小的時延精度需求,但是對原序列的過采樣和對濾波系數的插值,濾波系數隨著延時量變化而改變,造成時頻域數據量和運算量的激增。文獻[14]中Farrow結構下的分數延遲濾波器的子濾波系數與延遲無關,可以靈活地調整延遲,因而得到廣泛應用，并可以通過優化Farrow結構或者濾波器系數使得延時性能得到改善[15-17],但也會使濾波階數更大,需要更多的硬件資源。

考慮到時延模擬的仿真及FPGA實現,數字時域內插相比其他方法較容易實現,并可通過多相濾波的思想進行優化。FPGA實現時會通過增加一定的存儲來處理插值后的數據,從而節省了乘法器資源等。

因此本文側重于數字時域內插方法,結合多相思想對其優化,先根據小數倍延時精度的要求對高階下的有限長單位沖激響應(finite impulse response, FIR)濾波器系數向量進行多相分解,得到重新排序的系數矩陣。再根據延時量大小選擇多相子濾波器的系數,濾波處理后輸出對應的延時信號。該方法的優勢是將原采樣序列插值后在高階下的濾波處理改進為原序列在低階下的濾波處理,可在較低的數據量與運算量下實現同等效果的延時精度。

1 時延模擬模型

1.1 雷達測試場景

雷達對目標的位置及速度測試時,時間精度會決定測距測速的精確性,通過對回波信號高質量、高精度的延時處理,目標的位置及速度等信息也會更加準確[18-19]。

如圖1所示,雷達與目標間的距離固定時,即目標固定于A點,此時延時量與兩者之間的距離有關,距離越大信號延時越大。當雷達與目標間的距離不固定時,若目標以速度v向B點運動,兩者距離越來越小,延時量變小,且存在多普勒效應[20],導致信號的載頻發生偏移。

圖1 雷達測試場景Fig.1 Radar test case

雷達信號到B點的距離為d1，用時t1,到A點的距離為d0，總用時t0,因此對于目標與雷達來說,從A到B的時間差分別為

(1)

(2)

式中：c為光速。

目標運動引起的多普勒頻移fd為

(3)

式中:ft為信號的頻率，ft=c/λ,λ為波長。

時延模擬就是模擬目標處于任一位置時對應的時間差,時延模擬越精確,目標的位置速度信息也就越精確。

1.2 延時方案設計

雷達回波模擬器系統的延時控制[21]通常如圖2所示。通過實時獲取目標數據,實時計算延時控制量。

圖2 延時控制系統總體方案Fig.2 Overall plan for delay control system

其中,通過存儲單元進行粗延時控制,當延時量為整數倍采樣間隔時,可采用先進先出(first input first output, FIFO)存儲器、隨機存取(random access memory, RAM)存儲器等存儲單元的讀寫控制來實現。

時延精度取決于系統的采樣率,延時的動態變化范圍由存儲單元的容量大小來決定。系統采樣率越高,時延精度越高;存儲單元容量越大,延時的動態范圍也就越大[22]。

通過小于采樣間隔的延時處理進行更加精細的延時控制,最終實現對輸入波形數據的高精度高動態延時控制。

2 基于數字時域內插的延時設計

在包括雷達回波模擬器等系統的數字信號處理模塊[23]中,信號的延時量是由采樣間隔來量化的,實際信號處理中,需要對小于采樣間隔的延時進行高精度控制,因此要有一種可以將數字信號延時非整數倍采樣間隔的方法,并且可以做到較高的延時精度[24-25]。

基于數字時域內插的方法本質上是利用插值增加數據量。低采樣率下的小數倍的延時,對數據在時域插值后經過低通濾波將數據變為所期望的高采樣率下的采樣序列,此時整數倍的延時處理即為低采樣率下的小數倍的延時。延時之后再抽取,恢復插值前的低采樣率。

圖3是數字內插處理過程,序列起始采樣率為fs,采樣序列經過M倍內插、低通濾波、L點采樣延時及D倍抽取,此時采樣率為(M/D)fs。X(n)為原始信號，X(m)為M倍內插的信號，Xf(m)為低通濾波后的信號，Xf(m-L)為延遲L個采樣點的信號，y(n)為D倍抽取的信號。當內插與抽取倍數一致時,內插前與抽取后序列的采樣率是一致的,可以實現延時量為L/M,延時精度為1/M的精延時。

圖3 數字時域內插處理
Fig.3 Digital time domain interpolation processing

直接型FIR濾波器的通常實現如圖4所示, 輸入的時域采樣數據與濾波器系數相乘并累加,得到濾波后的結果。

圖4 FIR濾波器的結構Fig.4 General structure of the FIR filter

當濾波階數固定時,如長度為N,FIR濾波輸出與輸入時間序列X(n)的關系可表示為有限卷積和的形式,如下式所示:

(4)

其中,h(i)為濾波器響應函數；*表示卷積運算,每一個輸出需要N次累加。

延時精度的準確性可以通過相位的變化或移動精度來衡量。對于頻率為f0的射頻信號,其最小的相移σmin和采樣率fs關系如下所示:

(5)

當系統采樣率一定時,由式(5)可計算出為達到需要的相移精度所需要的增大后采樣率數值,提升的采樣率倍數,即為插值倍數。假設信號頻率500 MHz、起始采樣率為2 GHz,其相移變化如圖5(a)所示。其次，為使相移精度達到某一個固定數值(如1°),在采樣率保持固定(如2 GHz)時,不同頻率信號需內插的倍數如圖5(b)所示。

圖5 信號頻率、插值倍數及相位變化的關系Fig.5 Relation of signal frequency, interpolation multiplier and phase change

理論上,為實現更小的時延精度,可以增大插值倍數。但問題在于濾波器階數是與插值倍數相關的,插值倍數越大,濾波需要的乘法器越多,濾波處理越慢且越復雜;其次,隨著采樣率M倍的提升,硬件實現時需要存儲器的內存也需增大同樣倍數,大量信號的讀取寫入導致無法實現信號的快速或實時處理。

因此需要改進方法,當插值倍數較大時,盡可能使運算在低采樣率與數據量下完成,可以通過多相濾波算法將FIR濾波處理劃分成多相結構來完成這一目標[26-27]。

3 基于多相濾波的高精度延時設計

通過數字內插實現延時,利用插值增加數據量,做延時處理后還需抽取。其中,直接型FIR實現插值效率較低,這是因為所通過的M個采樣中,有M-1個為零。經過延時處理再抽取時,將D個經過濾波處理的數據中的D-1個值“丟棄”,同樣實現效率較低，這一問題可以通過多相插值濾波來解決。

3.1 多相插值濾波

將一組N個原型濾波器系數h0,h1,…,hN-1映射到M個多相子濾波器h0(n),h1(n),…,hM-1(n)中,每個子濾波器中的系數個數為N/M,映射關系如下所示:

hi(r)=h(i+Mr)

(6)

式中：i=0,1,…,M-1;r=0,1,…,N/M。

如圖6所示,采樣率fs下的采樣序列x(n),每一個輸入采樣并行送入M個多相子濾波器,同時得到M個濾波輸出,每個多相子濾波器輸出一個采樣送到濾波器輸出端口,輸出端口從第一個多相子濾波器開始依次選擇多相子濾波器的輸出。由于輸入采樣是同時并行送入每個多相子濾波器的,因此多相插值濾波器的輸出采樣y(n)的速率是輸入序列采樣速率的M倍,即為fs·M。

圖6 多相插值濾波器Fig.6 Polyphase interpolation filter

此時,多相插值等效于數字內插處理中的插值處理,增加數據量并且提高了采樣率。優勢在于將高階下的濾波分解為多個低階下的濾波處理,降低運算的復雜度。

3.2 多相抽取濾波

多相抽取是將一組N個原型濾波器系數h0,h1,…,hN-1映射到D個多相子濾波器中,每個子濾波器中的系數個數為N/D,映射關系同式(6)。如圖7所示,以fs為采樣率的序列x(n),多相子濾波器從第D-1個開始逐個以x(n)作為輸入,到第一個輸入后完成一輪循環,即將D個采樣分別送入D個多相子濾波器后,得到輸出,輸出為D個多相子濾波器輸出之和,輸出采樣y(n)的速率是輸入序列采樣率的1/D,即為fs/D。

圖7 多相抽取濾波器Fig.7 Polyphase extraction filter

此時多相抽取是多相插值的逆過程,減少了數據量并且降低了采樣率。

因此,對數字時域內插設計的改進在于插值與抽取都通過多相來處理,多相插值后的數據進行小數倍采樣間隔的延時處理。這樣在插值前與抽取后保證處在較低的采樣率,數據量也較少。

考慮到多相插值濾波時,每個多相分量都是對低通濾波器原型的抽取,濾波系數分解后通過多路并行[28]的方式對原數據進行并行濾波。從信號相位角度來說,多相實現時,每個多相分量產生的是輸出信號的一個相位,而每一個相位是對相同信號在不同延時時間下的采樣。

進一步簡化處理過程,如圖8所示。

圖8 多相濾波處理方法Fig.8 Polyphase filtering processing method

通過選擇某一路的多相分量對輸入信號進行濾波處理,即選擇了特定的延時時間,且此時的延時時間是小于采樣間隔的,通過選擇不同的多相子濾波器,能夠實現時延大小的動態調節。

3.3 基于多相濾波的數字延時算法

結合數字延時和多相濾波的思想,提出的數字延時算法如圖9所示,主體分兩部分,分別是數據及參數準備模塊、數字延時模塊。在數字延時模塊進行粗延時與細延時，延時量分解為粗延時量mt與細延時量nt,先通過數據緩存完成粗延時,再根據nt的大小,通過對輸入采樣和多相抽取后的FIR濾波器系數卷積達到內插效果,信號只需與多相子濾波器的抽頭卷積即可完成延時,從而在降低運算量的同時完成細延時。

圖9 多相濾波處理流程示意圖Fig.9 Polyphase filtering processing flow diagram

算法流程如下。

步驟 1根據系統采樣率對輸入信號進行采樣并按時間序列存儲在數據存儲器中;

步驟 2根據濾波要求,如信號頻率等計算生成濾波器系數向量,按內插倍數分解得到重新排序后的濾波器系數矩陣;

步驟 3根據目標位置及速度計算總延時量,將時延量分為粗延時量mt和精延時量nt,其中mt對應于總時延中所包含的整數個系統采樣周期(即數字延遲線采樣周期)的部分,nt對應于總時延中不足一個采樣周期的部分;

步驟 4根據所需粗延時mt,用數字緩存的方式實現,根據所需細延時nt,結合多相濾波對信號進行延時處理;

步驟 5延時完成,將延時后的信號輸出。

3.4 基于多相濾波的FPGA實現

精延時的本質是將數據在低采樣率下的小數倍時延等效為高采樣率下的整數倍延時,如果直接以高采樣率進行采樣,那么采樣率越高,實現的時延精度也就越高[29]。

如圖1所示,在FPGA中實現時,隨著時鐘的運行,目標以速度v運行之后會處于起始位置dA與結束位置dB之間的某一點d處,將目標位置對應的延時轉化為對應的粗延時量mt與精延時量nt。將該過程轉化為FPGA可實現的算法如下:

(7)

(8)

式中：mod表示取余運算;count用來計數,其大小對應的距離表示目標處于兩點之間的某一位置。

FPGA中,時鐘運行頻率大概是幾百兆赫茲左右,假設時鐘頻率為f1,以M倍的時鐘頻率來采樣,這要求插值后的速率達到M·f1,這可能已經到2 GHz以上,但FPGA中不可能運行這么高的時鐘,若采用基于多相的并行濾波器,只要將每路最多N/D個乘加器的時鐘速率運行到頻率f1,便可等價于在M·f1下進行濾波,從而滿足了系統所需要的濾波速度。

在FPGA設計實現時,側重于數字延時算法中數字延時模塊的處理。將一次延時處理D個數據看作是整數倍采樣間隔延時,則其中0到D-1個數據的處理則為小數倍采樣間隔的精延時。如取D=8,nt=3時,此時可以實現3/8采樣間隔的精延時。在FPGA實現時對應的邏輯處理如圖10所示。

圖10 精延時的處理邏輯Fig.10 Processing logic for fine delay

4 仿真與測試結果

4.1 多相延時算法仿真

Matlab仿真時,設置輸入信號為500 MHz的正弦信號,采樣率為2 GHz,濾波器設置采樣率為16 GHz,在8倍插值時,插值與濾波的速率均可以達到16 GHz,濾波器的通帶設置為0～800 MHz。

輸入信號在2 GHz的采樣率下,時間周期為0.5 ns,相鄰采樣點對應的相位變化為0.5π,在信號插值濾波后,時間周期為62.5 ps,采樣點之間對應的相位變化為0.062 5π,所以相位變化2π對應信號有32個整數倍采樣間隔的延時。如圖11所示,符合這一變化規律。插值后的時延精度可低至62.5 ps。故而,若使用更大的插值倍數,實現的延時精度也就會越高。

圖11 不同延時點數下的相位變化Fig.11 Phase change under different delay points

表1 兩種濾波方法的資源占用

考慮到數據是在相同采樣率下采樣及輸出,故在設計中使M與D的值一致。多相濾波處理通過系數分解將高階濾波轉化為低階濾波處理,對于相同的乘加次數,在加快濾波速度的優勢下,會達到同樣的延時精度。當多相濾波器實現時在插值倍數(或抽取倍數)較大的情況下有很明顯的優勢,可以很大程度上提高系統的處理效率。

4.2 FPGA測試實例

對于細延時的測試,一般將輸入輸出的信號延時固定在某一個大小,以小數倍采樣間隔的大小逐漸改變此延時。比較輸入輸出波形的相位差便可以確定對應的延時精度,對應距離上的精度也可獲得,如62.5 ps的時延對應了18.75 mm的距離。

由于實驗條件的限制,現有FPGA運行在245.76 MHz的時鐘頻率,具有實現并測試0.509 ns時延的能力。對該時鐘頻率下進行8倍插值,等價于直接以1 966.08 MHz的頻率進行數據采樣,頻率為500 MHz的信號作為測試輸入,此時1/8采樣點的時延精度對應了時間上的0.509 ns的延時精度。

當以精延時的步進變化時,即以1/8采樣點為步進調整時延,對輸入輸出波形做快速傅里葉變換,比較兩個波形的相位,用示波器觀察到相位的變化均在90°左右(即為0.5π),具體的相位變化如表2所示,所以時延分辨率大概是正弦波周期的25%,因此此時的時延分辨率為0.509 ns。

表2 固定延時下的相位差變化

通過示波器觀測到的不同延時點的信號延時和相位比較結果如圖12所示。

圖12 示波器結果展示Fig.12 Display of oscilloscope results

對于可變延時來說,當目標以某一速度運動時,會導致信號的載頻發生頻偏現象,所以對輸入信號與輸出信號做混頻,可以得到兩者的頻率差，其中一些測試如表3所示。

表3 可變延時下的頻率差變化

其中，以速度102 m/s為例,輸入輸出信號混頻得到的頻率差為340 Hz。對混頻后的數據分析,進行快速傅里葉變換,其對應頻譜如圖13所示。

圖13 輸入輸出信號之間的頻率差Fig.13 Frequency difference between input and output signals

如圖13所示有3個峰值,主要看第一峰值的頻率,第一峰值幅度相比第二峰值的幅度大10個dBm左右,且出現在頻率340 Hz處,與式(3)理論計算結果是一致的。

5 結 論

本文對延時模擬中的高精度延時設計進行研究,將傳統的數字時域內插技術結合多相濾波思想進行改進,根據延時精度對FIR濾波系數向量通過多相分解,得到重新排序的系數矩陣。將高階濾波簡化為低階濾波,加快了濾波處理速度,更快地實現延時處理。仿真結果驗證了多相濾波對高精度延時設計的有效性。最后在時鐘頻率為245.76 MHz的FPGA硬件平臺實際測試出延時精度不高于0.509 ns,是時鐘周期的1/8。針對論文中的濾波參數與實現方法的選擇,若進一步對其優化,在加快濾波處理速度和節省硬件資源方面也有著重要的意義。