基于RISCV-32I的微處理器的設(shè)計與實現(xiàn)

摘要：隨著RISCV-32I技術(shù)的不斷發(fā)展和應(yīng)用，微處理器的設(shè)計具有高速度、高集成度的特點，微處理器也日益受到人們的重視。微處理器外部設(shè)備應(yīng)具備充分的功能性，在數(shù)據(jù)收集、指令存儲、CPU控制等方面，微處理器不僅需要具有充分的功能（運算邏輯組件、寄存器組件、控制組件），而且需要足夠快的運算速度。CPU是微處理器的核心，RISCV-32I技術(shù)負(fù)責(zé)處理計算機內(nèi)部和外部的所有信息。

關(guān)鍵詞：RISCV-32I；微處理器；創(chuàng)新設(shè)計

微處理器需要執(zhí)行處理指令、操作、控制時間和處理數(shù)據(jù)，并保證整個微處理器的運行。但隨著現(xiàn)代技術(shù)的發(fā)展，CPU需要進行大量的數(shù)據(jù)處理，需要對各種數(shù)據(jù)進行整合分析，同時還要運行多個操作系統(tǒng)。這導(dǎo)致很多采用單一設(shè)計方法設(shè)計的產(chǎn)品無法滿足要求，傳統(tǒng)的復(fù)雜指令集和低運算速度也不適合作為現(xiàn)代的控制核心。為此，研究者以RISCV-32I為核心，采用多層流水線進行設(shè)計，經(jīng)實驗驗證，RISCV-32I技術(shù)的微處理器可以在500MHz的頻率下正常運行。

一、微處理器系統(tǒng)設(shè)計簡介

在實際的控制系統(tǒng)中，微處理器外部設(shè)備通常起到發(fā)送、指令和數(shù)據(jù)存儲的作用；CPU負(fù)責(zé)對所有的數(shù)據(jù)進行處理，計算和處理所有的指示。CPU和外部設(shè)備之間采用四條總線進行通信，從而實現(xiàn)地址、數(shù)據(jù)、控制等信息的交流。RISC-V（RISC-FIVE）是一種開放源碼指令系統(tǒng)體系結(jié)構(gòu)（ISA），其基礎(chǔ)是一套簡化的指令集合（RISC）。

相對于大部分指令，RISC-V指令集可以被任意使用，使用者可以自行制造和銷售RISC-V的芯片和軟件。盡管這并非首套開放源碼指令，但其設(shè)計的重要性在于其適合于現(xiàn)代計算機（例如：倉庫式云計算機、高端手機、微型嵌入式系統(tǒng)），設(shè)計人員將性能和功能運作效率結(jié)合起來。這個指令集也包含許多可支援的軟件，以彌補新指令集合的一般缺點。RISC-V指令集的設(shè)計考慮了實際的實際應(yīng)用，即體積小、速度快、功耗低，但是不會特殊針對具體的微處理器結(jié)構(gòu)，RISCV-32I為2.22版本的UserspaceISA建立了一個指令集，而授權(quán)指令集也處于1.10版本的草案中。

RISC-V國際機構(gòu)發(fā)布了對2022年的第一批四個規(guī)范和擴充的許可，即RISC-V有效追蹤（E-Trace）、RISC-V高級二進制（SBI）、RISC-V統(tǒng)一可擴充固件界面（UEFI）、RISC-V標(biāo)準(zhǔn)可擴充固件（UEFI）規(guī)范，以及RISC-VZmmul純粹乘數(shù)擴充，表明以前已有四個RISC的原型。RISC的每一代處理器都由加州伯克利大學(xué)的大衛(wèi)·帕特森教授領(lǐng)導(dǎo)。由于采用了RISCV-32I指令，只有LW和SW兩種指令與外部存儲地址進行數(shù)據(jù)交互，因此微處理器的指令執(zhí)行比較高效。同時，這也是運行速度比較快的一個關(guān)鍵因素（避免了對存儲系統(tǒng)的大量指令的訪問，節(jié)省了不必要的存取時間）。在系統(tǒng)的工作中，CPU從外部存儲指令的ROM存儲機器中獲取指令，然后進行解碼，獲得指令的函數(shù)和運算代碼，并給出特定的運算邏輯方法。然后，將RISCV-32I指令所指向的寄存器中的數(shù)據(jù)提取出來，ALU單元進行相應(yīng)的運算，其運算方法是通過解碼產(chǎn)生的運算代碼來實現(xiàn)的。然后，根據(jù)命令函數(shù)，可以將數(shù)據(jù)寫入內(nèi)存和其他外部設(shè)備中，也可以讀取存儲和其他外部設(shè)備。微處理器內(nèi)核利用“LW”和“SW”命令來讀取外部設(shè)備的狀態(tài)，并實現(xiàn)對外部設(shè)備的控制。為了便于讀寫總線和控制總線，實現(xiàn)了與ROM在同一工作區(qū)域中的地址映射。不像其他的ISA，RISC-VISA可以在任何需要的設(shè)備上自由使用。之前四代RISC微處理器的樣機盡管并非最早開放源碼指令集（ISA），但其重要性在于，這是首個針對特定場景而設(shè)計的指令集合，能夠根據(jù)特定的情況選擇適當(dāng)?shù)闹噶罴稀ISC-V的指令系統(tǒng)結(jié)構(gòu)可以用于服務(wù)器、家電、工業(yè)控制CPU以及用于傳感器的微處理器設(shè)計。在某一個時間點，同時設(shè)置timer1倒計時，并且記錄此時timer的計數(shù)1，cnt1。當(dāng)2s倒計時后，中斷響應(yīng)，此時硬件再做處理，執(zhí)行到實際的中斷處理后，在最開始的代碼處記錄下timer2的計數(shù)cnt2，中斷測試并進行應(yīng)用改進（見表1。

二、微處理器內(nèi)核設(shè)計簡介

本設(shè)計的CPU具有8個中斷，并使用RISCV-32I命令集，總共47條指令，只有LW、SW可以存取外部設(shè)備，從而降低了CPU在加載數(shù)據(jù)和指令時所耗費的時間。在此基礎(chǔ)上，采用5級流水線的方法，將組合邏輯從不同的方向劃分成8個板塊，從而提高了系統(tǒng)的工作效率，從另一個方面加快了CPU的工作速度。由于目前RISCV-32I的核心處理器大部分采用4級流水線的方式，因此在回寫環(huán)節(jié)增設(shè)一條流水線，實現(xiàn)五級流水線，即IF（PC取指令）、ID（解碼）、EX（指令執(zhí)行或地址計算）、MEM（諸如數(shù)據(jù)存儲器）以及WB回寫。通過添加一條流水線，極大地提高了指令的處理速度，同時也從側(cè)面加快了處理器的工作速度。CPU控制單元的分布使得它不再是微碼的形式。整個微處理器的跳躍情況僅需要一個時鐘循環(huán)。與此同時，數(shù)據(jù)的“發(fā)送和堵塞”被置于lD部分等待審核，一旦IF和ID的命令被發(fā)現(xiàn)無法通過轉(zhuǎn)發(fā)來處理，則被堵塞（I/PC的當(dāng)前值，IF至ID的暫存器被填充氣泡堵塞），而轉(zhuǎn)發(fā)則被放置在EX分段中。為了讓微處理器CPU在操作系統(tǒng)上不需要依靠外部計時器，在內(nèi)核中特別設(shè)計了一個計數(shù)器，它可以在沒有操作系統(tǒng)的情況下，為CPU提供準(zhǔn)確的計時[1]。

三、微處理器FPGA設(shè)計流程

FPGA英文全稱是Field Programmable Gate Arrays。FPGA是一種可編程專用IC（ASIC），它克服了傳統(tǒng)ASIC的缺陷，同時也克服了傳統(tǒng)可編程器件資源的限制。FPGA有數(shù)字型、模擬型、混合型三種類型，其中數(shù)字型FPGA被廣泛采用。具體來說，微處理器FPGA設(shè)計需要關(guān)注系統(tǒng)設(shè)計：按照設(shè)計規(guī)范進行算法和結(jié)構(gòu)劃分，并確定各模塊之間的界面。RTL是注冊傳送級別，是一種寄存器傳送級別的設(shè)計。在RTL階段，主要使用了HDL的硬件描述語言來描述電路。常見的輸入方式有HDL和圖形輸入兩種。在早期，微處理器基于設(shè)計的需要選擇器件，繪制原理圖，完成輸入過程。然而，在大規(guī)模的系統(tǒng)中，該方案的維護能力很低，不利于模塊化的設(shè)計與復(fù)用。其最大的缺陷是：選擇的芯片升級后，對整個電路進行了相應(yīng)的修改。后來，人們發(fā)現(xiàn)FPGA方法具有直觀、易懂、元素庫資源豐富等優(yōu)點[2]。

另外，在微處理器大型項目的運行中，人們發(fā)現(xiàn)在大規(guī)模的工程設(shè)計中，采用HDL輸入法是最常見的方法。在這些語言中，影響最大的是VerilogHDL和VHDL。其共同特征是便于從上到下的設(shè)計，便于模塊的分割和復(fù)用，具有良好的移植性和通用性，并且不會因為芯片的加工和結(jié)構(gòu)的改變而改變，對ASIC的移植更加有利。在輔助設(shè)計中，波形輸入和狀態(tài)機輸入是常用的兩種輸入方式。在采用波形輸入法時，EDA可以根據(jù)反應(yīng)關(guān)系，自動地設(shè)計出激勵和輸出的波形。在采用微處理器狀態(tài)機的情況下，設(shè)計人員只要繪制狀態(tài)轉(zhuǎn)換圖，EDA就可以自動生成HDL編碼或示意圖，使用起來非常方便。在xilinx ISE工具箱中的狀態(tài)CAD可以實現(xiàn)對狀態(tài)機的輸入。然而，這兩種設(shè)計方式僅限于在特定場合下減輕設(shè)計者的工作負(fù)擔(dān)，而非全部設(shè)計。功能驗證：本研究旨在檢驗RTL級的功能是否正確。通常的實踐是，編寫一個測試平臺，并用一個刺激來觀察結(jié)果。通用的功能確認(rèn)工具包括ModelTech、Synopsys、VCS、Cadence、NC-verilog、NC-VHDL、alec、ActiveHDL等等。通過對微處理器功能的確認(rèn)，能夠及時地找出設(shè)計中的缺陷，從而加速設(shè)計的進程，從而提高設(shè)計的可靠性。微處理器邏輯合成：是指把HDL語言、原理圖等輸入轉(zhuǎn)換為由RAM、寄存器等基礎(chǔ)邏輯元件構(gòu)成的邏輯網(wǎng)絡(luò)，對產(chǎn)生的邏輯網(wǎng)絡(luò)進行優(yōu)化，輸出諸如EDF、EDN之類的文件，由FPGA的布線工具來完成，采用PWM中斷引腳測試法，或者定時器測試法進行無中斷測試[3]（見表2）。

四、微處理器RISC設(shè)計技術(shù)

微處理器RISC的三個最基礎(chǔ)的抽象層次是架構(gòu)、邏輯實現(xiàn)和實體實現(xiàn)。其中，架構(gòu)定義了處理器的功能特性，邏輯實現(xiàn)是一種邏輯結(jié)構(gòu)，并將其組織起來。微處理器的物理實現(xiàn)是一種物理結(jié)構(gòu)，也是一種特定的表達方式。架構(gòu)一般也被稱作指令集架構(gòu)（ISA）。該程序解釋了處理器的指令集合，并確定了處理器的工作性能。在微處理器設(shè)計中，指令集結(jié)構(gòu)的設(shè)計一直是軟件設(shè)計等領(lǐng)域的一個重要課題。指令集結(jié)構(gòu)的設(shè)計是軟件和硬件管理的一種方法。在信息系統(tǒng)A中，程序和計算機可以彼此獨立發(fā)展。在不理解計算機的具體實施細(xì)節(jié)時，可以按照ISA的要求來開發(fā)該程序。在歷史上，按照指令集的不同，有兩類指令集：CISC和RISC。

所謂的“復(fù)合指令集計算機”，就是微處理器通過設(shè)定某些復(fù)雜的指令，將以前用軟件完成的某些常用的功能轉(zhuǎn)換成硬件指令。自從電腦誕生以來，人類對其指令的結(jié)構(gòu)進行了改進，使其功能得到更進一步的提高。研究者在應(yīng)用中面向?qū)ο蟪绦颉⒚嫦蚋呒壵Z言和編譯程序以及面向操作系統(tǒng)的優(yōu)化實現(xiàn)上，提高了指令的性能。早期很多典型的計算機指令系統(tǒng)都非常龐大，指令的功能也比較復(fù)雜，因此產(chǎn)生了很多問題。只有三類指令被頻繁地應(yīng)用，即：數(shù)據(jù)傳輸指令、算術(shù)運算指令、程序控制指令。

五、微處理器SPARC指令系統(tǒng)（指令庫）

該系統(tǒng)的全名稱為“可擴展處理器體系結(jié)構(gòu)”，是微處理器RISC的一種微處理器體系結(jié)構(gòu)。Sun計算機于1985年首次推出，同時也是SPARC國際公司的一個注冊商標(biāo)。這個公司創(chuàng)建于1989年，旨在將SPARC推向外部，并對體系結(jié)構(gòu)進行一致性測試。除此之外，SPARC還向多家制造商提供了相關(guān)的標(biāo)準(zhǔn)，比如德州儀器、賽普拉斯半導(dǎo)體、富士通等。Oracle已經(jīng)開發(fā)出一套強大的方案，可以保證SPARC/Solaris的二值兼容，從而保證最大程度的安全保障。微處理器SPARC服務(wù)器為不同的企業(yè)應(yīng)用程序提供了創(chuàng)紀(jì)錄的性能，僅用少量費用就可以達到無與倫比的任務(wù)關(guān)鍵可靠性[4]。

和Intel Pentium不同，SUNSPARC有32個字符長度，使得微處理器SPARC還具有更簡潔的數(shù)據(jù)類型，在SPARC架構(gòu)中，存儲在內(nèi)存中的數(shù)據(jù)地址始終是一致的，也就是說，字節(jié)數(shù)據(jù)的位元組地址是任意的。

六、結(jié)束語

綜上所述，微處理器的設(shè)計是目前最為復(fù)雜的IC設(shè)計，為了加速它的運算速度，出現(xiàn)了許多新的技術(shù)和系統(tǒng)架構(gòu)。RISC架構(gòu)在20多年前就已被廣泛地用于各種微處理器的設(shè)計。微處理器FPGA的體積和速度都在不斷地提高，為芯片性能的提高提供了新的途徑。

通過實驗證明，基于RISCV-32I所設(shè)計的微處理器可以應(yīng)用于目前市場上的大部分對應(yīng)產(chǎn)品的開發(fā)，并且可以充分利用它的全部外部設(shè)備和信息資源庫，提升微處理器工作效率，避免由于外部設(shè)備太多而導(dǎo)致的不必要資源浪費。

作者單位：鄒和仕 上海天數(shù)智芯半導(dǎo)體有限公司

參" 考" 文" 獻

[1]陳劍鋒，學(xué)江煜，郭湘津.基于FPGA的RISC微處理器設(shè)計[J].機電信息，2022（10）：22-26.

[2]金國華，熊浩渺，畢勝，等.基于STM32微處理器的嵌入式核心板設(shè)計與開發(fā)[J].中國現(xiàn)代教育裝備，2022（09）：18-19，30.

[3]段丙皇，杜川華，朱小鋒，等.微處理器中子單粒子效應(yīng)測試系統(tǒng)設(shè)計與試驗研究[J].原子能科學(xué)技術(shù)，2022，56（04）：734-741.

[4]高磊，陶彥飛，劉祥言.基于ARM微處理器的振動臺電源監(jiān)控系統(tǒng)設(shè)計[J].信息與電腦（理論版），2021，33（24）：115-117.