基于可配置延遲鏈的蝶形強物理不可克隆函數設計技術研究

王俊杰 戴紫彬 劉燕江

(戰略支援部隊信息工程大學 鄭州 450000)

1 引言

近些年信息泄露態勢愈演愈烈，面向集成電路及系統的新型攻擊技術呈螺旋式上升趨勢，物理攻擊、認證攻擊、芯片仿造假冒和過量生產等現象層出不窮，保障信息安全的密鑰管理、口令認證和指紋識別等領域飽受信息泄露的威脅和困擾。具體來說，侵入式攻擊(聚焦離子束攻擊和微探針攻擊)可探測出存儲的密鑰；認證攻擊(重放攻擊、欺詐攻擊和字典攻擊等)可恢復出設備的認證口令；逆向工程可恢復芯片結構并仿造芯片；芯片制造廠商可過量生產芯片；非正規廠家回收老化芯片、制造劣質芯片來冒充原裝芯片等。

物理不可克隆函數(Physical Unclonable Function, PUF )是一種新的安全芯片底層技術，其具有固有的防篡改、唯一性、穩定性和輕量級等特性，可以從信任源頭上解決密鑰生成與管理、設備認證和指紋識別等問題，是目前解決芯片數據安全最有效的方法之一。目前，學術界設計了多款數字PUF電路，包括仲裁器PUF(Arbiter PUF)[1]、環形振蕩器PUF(Ring-Oscillator PUF, RO PUF)[2]、存儲器PUF(Static-RAM PUF, SRAM PUF)[3]和蝶形PUF(Butterfly PUF)[4]等4種主要類型，并在此基礎上衍生了異或仲裁PUF(XOR Arbiter PUF)[5]、前饋PUF(Feed Forward PUF, FF PUF)[6]、可編程環形振蕩器PUF(Programmable RO PUF, PRO PUF)[7]、可配置PUF(Reconfigurable PUF,RPUF)[8]和多激勵延遲PUF(Multi-Incentive Delay-Based PUF, MID PUF)[9]等多種新型結構。其中，PRO PUF, RPUF和MID PUF均是可配置PUF，利用FPGA的可配置邏輯塊(查找表和進位邏輯)來構建PUF結構，本文亦是基于這種思想來設計PUF的基本單元。現有的 PUF 結構存在一個普遍問題就是溫度、電壓和老化問題等因素會降低PUF輸出響應的穩定性，誤碼的PUF響應導致解密出錯、認證失敗、防偽失效等問題。另外，現有的機器學習算法，例如人工神經網絡[10]，很容易從激勵響應對中建立出激勵與響應的關系，導致由隨機源構建的PUF安全壁壘隨時存在被攻破的風險。如何設計出高穩定和強安全的物理不可克隆函數是目前制約物理不可克隆函數發展的主要瓶頸，亟需突破性能與開銷之間相互掣肘問題，切實提升芯片乃至信息系統的安全防護能力是目前的當務之急。

為此，本文利用FPGA內2種原語和1種宏設計了可配置延遲鏈，并結合蝶形PUF的結構，提出一種基于可配置延遲鏈的蝶形強PUF電路，它利用可配置延遲鏈重構多條對稱路徑，可以提供大量激勵響應對；利用延遲鏈的隨機延遲差異產生獨一無二的響應，均勻性和唯一性趨近于50%，難以被猜測和模擬；蝶形結構產生互補信號在延遲鏈傳遞并趨于穩定，穩定性高達99.34%，可以保證在不同測試環境下輸出穩定的響應，滿足密鑰管理、口令生成和身份認證等領域的嚴苛應用需求。本文設計64 bit CBS-PUF面積僅占用66 個觸發器(Flip-Flop)和128個查找表(Look-Up Table, LUT)，擴展響應的位寬僅需增加延遲鏈長度，滿足低成本的設計需求，固定布局布線形成硬宏，可作為IP核復用到任何設計中。

2 延遲鏈的物理不可克隆性分析

在集成電路的制造過程，由于芯片圖形轉移的不確定性和工藝波動等因素，器件在物理特性和電學特性上與理想值存在隨機偏差。具體來說，在氧化分層階段，晶體管柵電極與溝道區隔開的介電材料厚度Tox存在微弱偏差；在光刻和蝕刻階段，由于光與臨近結構存在衍射現象，溝道的長度L和寬度W均發生一定程度的畸變；在離子注入階段，注入離子的濃度在片內和片間存在一定程度的隨機偏差；在平面化處理階段，化學機械拋光對當前刻蝕層進行平整處理時可能使互聯線出現不同程度的凹陷和侵蝕等，互聯線的方塊電阻值與理想設定值存在隨機偏差。總的來說，晶體管的溝道長度、寬度、閾值電壓和互聯線的電阻等與理想值存在偏差，統稱為工藝偏差[11]。

工藝偏差也會影響晶體管的電學特性，包括晶體管的電流、門延遲和路徑延遲等。以反相器為例，門延遲tD如式(1)所示。Cload為輸出電容，VDD為電源電壓，Vth為閾值電壓，α為Sakurai指數，μ為載流子流動性

工藝偏差同樣也會影響芯片內的金屬互聯線的電阻和傳輸延遲。通常，金屬互聯線可等效為簡單的集總模型，互聯線的傳輸延遲τ的計算如式(3)所示，其中R0為溝道電阻，R和L為方塊電阻值和金屬互聯線的長度，Cload為負載電容。在工藝偏差影響下，金屬互聯線τ變為τ′，方塊電阻R變為R′，則τ′可變為式(4)。K為與R0, R, L和Cload相關的常數，τ′與R′呈反比例關系，R′的偏差導致τ≠τ′

總的來說，工藝偏差對晶體管和金屬互聯線的影響是隨機的，其電學特性與理想值存在一定程度的偏差，即使是差分電路之間仍存在不可預測的差異。工藝偏差給電路性能帶來不確定影響，然而該影響卻難以模擬，表征在電路上的電學特性也很難被克隆出來，這是物理不可克隆函數設計的基礎和源頭。

下面以Arbiter PUF[1]的兩條對稱延遲鏈為例來詳細介紹物理不可隆特性，如圖1所示，A為輸入，Q為輸出，Challenge={α1,α2,···,αn}為路徑配置信號。在輸入端A輸入上升脈沖信號，經過多路選擇器組成的兩條對稱分支路徑的逐次傳播，最終輸出信號傳遞到D觸發器并判斷兩條對稱路徑的快慢。對稱的分支路徑集合由Challenge所決定，對稱路徑的延遲是多路選擇器和互聯線的延遲和，如式(5)所示。其中2n為兩路選擇器的數量，αi為選擇器的選通信號，值為0或1。當αi為1時，多路選擇器M2i–1被選中，否則，M2i–1不屬于當前路徑，而M2i屬于當前路徑。多路選擇器Mi的器件延遲為tiD，Ri為選擇器Mi和Mi–1之間的互聯線延遲

圖1 Arbiter PUF的兩條延遲鏈結構

以Challenge={000···0}為例，圖1中的分支路徑已確定，分別為P1: A→M1→M3→M5→···→M2n–1和P2:A→M2→M4→M6→···→M2n。路徑P1和P2的延遲為tP1和tP2，如式(6)和式(7)所示。其中RP1和RP2分別是路徑P1和P2的互聯線延遲和。結合式(1)和式(2)可知，t1D≠t2D≠t3D···≠t2nD和RP1≠RP2。由于工藝偏差的存在，盡管兩條路徑P1和P2為差分路徑，然而選擇器和互聯線之間仍存在隨機偏差，其路徑延遲并不相同，即tP1≠tP2。tP1和tP2之間的偏差是由工藝制造的導致，隨機不確定且無法復制，屬于隨機信源，滿足物理不可克隆性，因此該文在延遲鏈的基礎上設計物理不可克隆函數

3 基于延遲鏈的可配置蝶形強PUF設計

3.1 CBS-PUF基本結構

本文在圖1的基礎上，融合Butterfly PUF的非線性和Arbiter PUF的可配置的特點，設計了可配置蝶形強PUF, CBS-PUF的結構如圖2所示，主要包括蝶形模塊、可配置延遲鏈和仲裁模塊3部分。可配置延遲鏈是由2n個基本延遲單元(多路選擇器)組成的上下對稱延遲鏈，蝶形模塊是由兩個鎖存器交叉連接形成的，而仲裁模塊是由n個觸發器組成的仲裁器構成的，仲裁器判斷兩條對稱延遲路徑的快慢并輸出響應結果。其中Excite為輸入激活信號，Gate為輸入使能信號，C[1], C[2], ···, C[n]為n-bit輸入激勵信號，Q[1], Q[2], ···, Q[n]為nbit輸出響應信號。鎖存器為帶異步清零和置位的數據鎖存器，PRE為置位信號，CLR為清零信號，G為門控使能信號。當PRE為高電平時，輸出置1，當CLR為高電平時，輸出為0。當G為高電平時，輸入信號D的邏輯值傳遞到輸出Q。多路選擇器MUX的S為選通信號，依據S的值選擇D0或D1輸入信號輸出。觸發器是帶使能的上升沿觸發器，其中CE為使能信號，D為輸入信號，C為時鐘信號，Q為輸出信號。可配置延遲鏈依據輸入激勵信號從多條路徑中重構出兩條分支路徑，重構路徑數可達2n。以64 bit輸出為例，共有264種可能路徑組合，約為1.84×1019。

圖2 CBS-PUF結構

當Excite為高電平時，CBS-PUF處于初始化狀態，上半部分延遲鏈中的Latch輸出均置為高電平，下半部分延遲鏈中的Latch輸出均置為低電平。在初始化狀態下，當C[i]為低電平時，上半部分基本延遲單元中的Latch的輸出結果通過MUX單元逐級傳遞，Qu[i]輸出為高電平，反之，下半部分基本延遲單元中的Latch的輸出結果傳遞到MUX，Qb[i]輸出低電平。為了清楚描述CBSPUF中的信號傳遞情況，以C[1], C[2], ···, C[n]均為低電平為例，CBS-PUF組成上下兩條對稱路徑，即 Qb[n]→Qu→Qu[1]→Qu[2]→···→Qu[n]和Qu[n]→Qb→Qb[1]→Qb[2]→···→Qb[n]。在初始化狀態下，Qu, Qu[1], Qu[2], ···, Qu[n]均輸出高電平和Qb, Qb[1], Qb[2], ···, Qb[n]均輸出低電平，如圖3中的初始化狀態所示。

圖3 CBS-PUF工作時序

當Gate置為高電平且Excite為低電平時，CBS-PUF處于激活狀態，上半部分延遲鏈的第n個基本延遲單元的輸出Qu[n]的值傳遞到下半部分的鎖存器并逐級傳遞，而下半部分的延遲鏈第n個基本延遲單元輸出Qb[n]的值傳遞到上半部分的鎖存器并逐級傳遞。Qu[n]和Qb[n]的值互補，在CBSPUF激活之后，信號“1”和“0”在上下兩條分支路徑中循環傳遞。但是CBS-PUF組成的兩條對稱延遲鏈的延遲并不相等，二者存在一定的偏差，因此信號“1”和“0”在傳輸過程中存在時序失調。上半部分對稱路徑和下半部分對稱路徑的延遲分別為tu和tb，且 ?τ=|tu–tb|。以Qu[n]和Qb[n]為例介紹CBS-PUF的響應產生過程。當tutb，上半部分對稱路徑的信號傳播慢于下半部分對稱路徑，Qb[n]較Qu[n]先發生跳轉，在Qb[n]上升沿，第n個仲裁器采集Qu[n]的值并作為輸出，則Q[n]輸出高電平，如圖3中激活狀態所示。在激活狀態下，第n位PUF的響應Q[n]可表示為

當Gate和Excite均為低電平時，仲裁模塊中的各個觸發器處于鎖存模式，觸發器將當前輸出鎖存，CBSPUF進入數據鎖存狀態，CBS-PUF中的鎖存器將當前穩定值鎖存并輸出，如圖3中鎖存狀態。當tu

3.2 基于BCH碼的PUF響應糾錯

由式(1)可知，供電電壓VDD的波動會影響器件的延遲，此外，溫度變化和器件老化也會影響器件的延遲，進而導致PUF的輸出響應存在誤碼。為了保證PUF響應穩定輸出，近年來國內外學者提出了大量的糾錯算法，如奇偶校驗碼、漢明碼和BCH碼等[12]。在眾多的糾錯算法中，BCH碼具有糾錯能力強、糾錯能力可控等特點，本文利用BCH碼來糾正CBS-PUF輸出響應的誤碼情況。

BCH糾錯碼主要包括編碼和譯碼兩個過程，其中編碼是將消息碼變換為碼字，譯碼是編碼的逆過程。編碼是依據信息多項式m(x)和生成多項式g(x)，得到編碼序列c(x)，如式(9)和式(10)所示

本文提出組合邏輯的編碼實現方法，編碼如式(11)所示，其中M為信息序列(M={m0, m1, ···,mk–1})，G為生成矩陣，編碼序列C={C0, C1, ···,Cn–1}，g0, g1,···, gn–k為生成多項式的系數

將生成矩陣G系統化，利用初等行變換，對矩陣各行進行異或運算，將生成矩陣G的前k列化簡為單位矩陣E，P為編碼矩陣，具體如式(12)所示

結合式(11)和式(12)，得到編碼序列C0, C1, ···, Cn–k–1，計算方法如式(13)所示，其中⊕為異或運算

BCH譯碼的過程是編碼的一個逆過程，包括校正子計算、錯誤位置計算和糾錯恢復3部分。校正子S的計算主要是依據接收多項式r(x)= ={C1,C2, ···, Cn}計算得到校正子矩陣S={S1, S2, ···,St}，具體計算方法如式(14)所示，其中H為奇偶校驗矩陣

錯誤位置計算是整個解碼過程最復雜的環節。本文利用查找表的實現方式降低計算成本，預先窮舉出所有的可能錯誤序列，對每一種錯誤序列e乘以HT，得到對應的S，如式(15)所示，其中M×HT=0。建立起e和S中所有元素的對應關系并保存為查找表。在譯碼過程中，根據S的值查找出錯誤序列e

根據輸入序列的校正子S的值，在查找表中找到錯誤位置形成錯誤序列。將錯誤序列e與輸入序列C進行異或，即可得到糾錯后的序列C′，如式(16)所示

3.3 基于激勵混淆的PUF安全增強

結合式(5)和式(8)所示，第i位PUF的響應Q[i]可表示為式(17)所示。其中Wi是由前i個可配置延遲單元延遲組成的集合，即Wi={w1, w2, ···, wi}，wi為前i個可配置延遲單元的延遲，可表示為式(18)。Φ(Ci) 為Ci的 極 性 函 數，Φ(Ci)={1,1-2C[1],1-2C[2],...,1-2C[i]}

對一個制造完成的PUF來說，各個延遲單元的延遲均是一個固定的常數，即Wi為一個常數行向量。結合式(17)可知，Q[i]與C[1], C[2], ···, C[i]等參數相關的多元1次線性方程，即Q[i]與輸入激勵Ci線性相關，可表示為式(19)所示

總的來說，CBS-PUF的延遲數學模型是一個線性模型，目前提出了多種機器學習方法，例如支持向量機、邏輯回歸、人工神經網絡等，來建立激勵和響應的關系并成功預測出激勵的響應，攻擊者可以利用機器學習算法從大量的激勵響應對中構建出激勵響應的關系，并能準確預測出PUF的響應。CBS-PUF存在被模型攻擊的風險，因此，需要研究抗模型結構來提高安全性。

CBS-PUF的結構具備可擴展性，完全可以兼容現有的安全防護手段，進而進一步提高抗模型攻擊能力。本文提出了基于激勵混淆的PUF安全增強方法，在激勵或響應端增加混淆模塊，例如序列密碼模塊、偽隨機數發生器以及特定邏輯混淆模塊等，對激勵或響應進行非線性變換，掩蓋真實的激勵和響應關系，進而難以建立真實的預測模型。

經過激勵混淆的非線性變換，輸入激勵Ci變為Ci′，具體表示如式(20)，其中f為激勵混淆函數

結合式(19)和式(20)，經過非線性變換后的激勵和響應關系可表示為式(21)。由式(21)可知，PUF的抗模型攻擊能力完全取決于混淆函數的非線性程度，函數的非線性度越大，Q[i]和Ci′的關系越復雜，利用機器學習建模的難度也就越大

在激勵混淆函數選擇方面，本文選用選擇序列密碼實現高安全激勵混淆，掩蓋真實的激勵和響應關系，進而難以建立真實的預測模型。

4 實驗結果分析

4.1 PUF測試平臺

圖4(a)為物理不可克隆函數電路的測試平臺，硬件部分由計算機和FPGA開發板組成，軟件部分包括Xilinx ISE, Matlab和LabVIEW，其中Xilinx ISE完成PUF及外圍模塊的設計并綜合成比特流文件，Matlab用于分析PUF響應結果并計算出PUF的性能指標，在LabVIEW上設計激勵自動發送和響應實時采集的軟件工具。計算機與FPGA開發板通過串口進行通信，計算機發送激勵并接收PUF響應。利用Verilog HDL語言設計PUF的外圍模塊，FPGA中的原語LDCP, MUXF5和宏OFDX組成CBS-PUF的基本延遲單元，測試電路在FPGA開發板ETL-01上完成驗證，FPGA芯片是90 nm工藝加工制造，其型號為Spartan-3E系列芯片 XC3-S500E-4PQG208C。測試電路的架構如圖4(b)，主要包括uart_rx, uart_tx, chall_obscure, CBSPUF和BCH等5個模塊。模塊uart_rx和uart_tx分別是串口接口和發送模塊，模塊chall_obscure執行序列密碼算法(SHA3-512)，包括模塊padder和f_permutation，接收64 bit的輸入激勵數據并將輸出的64 bit數據作為CBS-PUF的輸入數據。CBSPUF按照PUF的工作模式激活并產生響應。模塊BCH包括編碼(bch_enc)、校驗子計算(bch_syndrome)、錯誤位置計算(bch_error_cal)和糾錯(bch_error_correct)4部分，主要完成PUF響應的糾錯。

圖4 PUF測試平臺與電路架構

為了保證CBS-PUF的結構與單個Arbiter APUF類似，64 bit CBS-PUF只占用66個Flip-Flops以及128個LUTs，面積僅與單個Arbiter PUF的面積相當，擴展響應的位寬僅需只增加延遲鏈的長度，相比RO PUF使用多位計數器和環形振蕩器的數量以及XOR Arbiter PUF使用多個Arbiter PUF來說，在面積上占有較大的優勢。

為了保證CBS-PUF輸出響應的均勻性，需要保證可配置延遲鏈組成的兩條分支路徑對稱，然而單純依賴工具綜合布局和布線難以滿足上述要求。本文利用FPGA Editor和Planahead來修改CBSPUF布局和布線，如圖5(a)所示，基本單元的布局保證結構對稱，布線要保證分支路徑的互連線盡可能保持一致，尤其是基本延遲單元的Excite和Gate信號要保持絕對對稱，防止因控制信號的差異導致的信號時序偏斜，圖5(b)為CBS-PUF中Excite調整后的布線，最后固定布局布線，形成CBS-PUF硬件Macro單元。本文將CBS-PUF硬件宏單元作為固核復用，并設計通信模塊和糾錯模塊，形成PUF測試電路。

圖5 CBS-PUF 硬件Macro單元的布局和布線

為了驗證CBS-PUF的輸出響應的性能，本文利用FPGA內部的邏輯分析儀ChipScope來抓取并分析響應結果，并依據分析結果調整優化CBS-PUF結構。為了滿足批量化測試需求，本文基于LabVIEW設計PUF激勵自動發送和響應實時采集工具來完成PUF激勵發送和響應采集功能，工具前面板如圖3所示，可以執行多個激勵的重復采集并將響應通過串口上傳到計算機，激勵和響應集保存為該文件，用于后續性能分析。

4.2 PUF性能分析

穩定性(Reliability)、均勻性(Uniformity)和唯一性(Uniqueness)是PUF的主要性能指標[13]，本文用這3個指標來評價PUF性能。穩定性用來描述PUF電路在同一個輸入激勵下的輸出同一個響應的能力。理想條件下，對于 PUF 電路來說，在同一個激勵重復輸入得到的輸出響應應該保持不變，即穩定性保持100%。但在實際應用中，環境的變化會導致PUF輸出響應的某些位發生翻轉，導致可靠性下降。可靠性越高，則代表輸出響應保持不變的能力越強。本文隨機產生10 000個激勵，在測試的過程中也考慮到老化問題，因此PUF響應采集在1周內重復采集100次，得到1 000 000個激勵響應對并進行性能分析，CBS-PUF的穩定性結果如圖6所示。從圖6可以看出，Reliability的值在96.23%和100%之間波動，最大誤碼率僅為2.77%，其中95%的Reliability值均大于98.38%。對于3個FPGA實現的PUF電路，平均可靠性高達99.34%。考慮到CBS-PUF是64 bit的響應，CBS-PUF最多會存在2 bit的誤碼。本文對于單個激勵重復采樣100次，由于CBS-PUF是采用硬宏實現，則每次配置控制在相同片內位置的slices、寄存器和LUT器件，PUF的響應的一致性較高，這進一步說明了工藝偏差是CBS-PUF響應產生的主要來源。雖然出現了部分誤碼情況，這主要是由于電壓變化、溫度波動以及其他噪聲等不穩定因素導致的。在實際應用中，CBS-PUF的響應要保證穩定輸出，不存在任何誤碼情況，方能應用于密鑰生成、身份認證、版權保護和芯片防偽等領域。為此，本文采用BCH編碼對錯誤的響應進行糾錯，其中分組長度n選擇15，信息位長度k選擇7位，糾錯碼長度t選擇2，BCH編碼參數為(15, 7, 2)，可以糾正2位或者少于2位差錯的任意組合，容錯率可達18.75%，穩定率閾值為81.25%。本文在90 nm FPGA工藝下驗證，只要CBS-PUF在其他工藝驗證下的可靠性大于81.25%，可有效糾正出CBS-PUF的誤碼情況，進而保證響應輸出的穩定可靠。

圖6 CBS-PUF 穩定性結果分布

均勻性描述同一個 PUF 電路輸出響應“0”和“1”的比例。在理想條件下，“0”和“1”的比例均是50%。當響應中的“0”和“1”的個數各占1/2時，代表響應的均勻性就越好，攻擊者更難獲得準確的響應 。CBS-PUF的均勻性結果如圖7所示。從圖7可知，Uniformity的值在44%和59.63%之間波動，且整體趨勢符合正態分布，均值為51.02%。另外，95%的CRPs均分布在47.13%和54.94%之間，Uniformity的值趨近于理想值50%，CBSPUF響應中的0和1的分布相對均衡，響應值可以認定是一個隨機數，難以被猜測出來。

圖7 CBS-PUF 的均勻性結果分布

唯一性描述的是一個 PUF 與其他PUF 區分開的能力。在同一個輸入激勵下，不同PUF的輸出響應千差萬別，本文利用片間漢明距離評價唯一性大小，在理想條件下，唯一性為50%。本文在3個FPGA開發板上進行驗證，分別標號為Chip1, Chip2和Chip3，分別計算兩個PUF在10 000個激勵的響應集的片間漢明距離分布，Uniqueness的結果如圖8所示。圖8(a)為糾錯前的唯一性結果，圖8(b)為糾錯后的唯一性結果。從中可以看出，3個片間漢明距離分布符合正態分布，其中均值分別為46%, 46%和50%，趨近于理想值50%。糾錯前后的唯一性結果整體趨勢一致，但均值和方差存在微弱差異，這主要是由于糾錯前后響應存在微小差異造成的。另外，Chip1, Chip2和Chip3三者之間的分布并不重合，也間接驗證了3個PUF電路之間的差異性。最后，本文計算了3個芯片的平均唯一性來衡量CBS-PUF的不可克隆性，結果為47.2%，接近于理想值。目前，雖有部分文獻在1～–3顆FPGA內實現千組及以上的實驗驗證，在同一個芯片上的不同位置實現PUF僅驗證了片內工藝偏差，然而片內工藝偏差遠遠小于片間工藝偏差，此類驗證雖然有效，但無法有效模擬真實的制造情況，實際意義不大。本文在3款FPGA上進行有效性驗證，雖然驗證的FPGA數量較少，但圖8的唯一性結果已經初步證明了工藝偏差的均勻性以及結構的物理不可克隆性。未來，本文將利用更多FPGA芯片來驗證CBS-PUF的有效性和適用性。

圖8 CBS-PUF 的唯一性結果分布

4.3 先進性對比

表1所示為CBS-PUF與常見PUF電路在可靠性、均勻性和唯一性3種性能的比較。在可靠性方面，本文提出的CBS-PUF較文獻[1]的Arbiter PUF(92.88%)、文獻[3]的SRAM PUF (97.86%)、文獻[7]的PRO PUF(98.01%)、文獻[8]的RPUF(98.22%)、文獻[9]的MID PUF(99.26%)、文獻[14]的Anderson PUF(96.4%)、文獻[15]的CRO PUF(96.12%)和文獻[7]的ME-RO PUF(98.06%)都高，達到了99.34%；在均勻性方面，本文提出的CBSPUF的均勻性最大，達到51.02%，雖在均勻性方面差于對比文獻，然而PUF響應的均勻性仍接近于理想值50%，在邏輯“0”和“1”的分布也相對均衡，滿足均勻性的要求；在唯一性方面，本文提出的CBS-PUF可達到47.2%，雖唯一性低于大部分文獻的結果，但仍可以說明各個CBS-PUF電路之間的差異性較大，難以被猜測出來。為了降低CBSPUF對接口模塊的布局影響以及布線的阻塞的問題，同時考慮到FPGA布線調整的難度，本文在設計CBS-PUF的硬宏時，將基本延遲單元的布局盡可能壓縮，選擇附近的LUTs進行布局，盡可能減少基本延遲單元的布線長度。因此CBS-PUF的基本延遲單元中的兩個對多路選擇大多集中在一起，片內工藝偏差較小，導致對稱路徑中的延遲差異均勻性不足，進而使均勻性和唯一性值略小于理想值。從表1可知，CBS-PUF的均勻性和唯一性略低于其他文獻，但均勻性和唯一性接近于50%。

表1 常見PUF的性能結果比較(%)

4.4 CBS-PUF的安全性分析

從文獻[9,10]可知，目前支持向量機和人工神經網絡是主要的模型攻擊方法。因此，本文利用這兩種方法對設計的CBS-PUF進行模型攻擊，驗證CBS-PUF的安全性與否。基于支持向量機和人工神經網絡的模型攻擊方法稱之為MA-SVM和MAANN，圖9為MA-SVM和MA-ANN對CBS-PUF的模型攻擊結果。圖9(a)為訓練樣本的預測結果，縱軸為訓練準確率，兩種模型攻擊方法的準確性均可以達到100%，這表明了兩種訓練模型可以準確地反映激勵和響應的非線性關系。圖9(b)為測試樣本的預測結果，縱軸為測試準確率。從圖9(b)可知，兩種模型攻擊方法的預測準確率低于55%，且隨著CPR數量的增加，預測準確率并不線性增長。其中，MA-SVM的平均預測準確率為50.26%，MA-ANN的平均預測準確率為50.91%。相較文獻[7]來說，RO PUF在10 000組測試激勵下的平均預測準確率為76.01%。總的來說，CBS-PUF的響應預測準確率接近于隨機測試值50%，安全性高于文獻[7]。因此，CBS-PUF可以有效抵抗模型攻擊方法。

圖9 CBS-PUF的模型攻擊測試結果

5 結論

本文結合仲裁器PUF和蝶形PUF，提出一種基于可配置延遲鏈的蝶形強PUF，設計了CBS-PUF的測試架構和開發了響應自動采集工具，并分析了CBS-PUF的均勻性、可靠性和唯一性等性能。CBSPUF的穩定性達到99.34%，均勻性和唯一性均趨近于理想值50% (51.02%和47.2%)，模型攻擊效率接近50%。總的來說，CBS-PUF可提供大量CRPs，資源占用更小，安全性更高，可廣泛應用在資源受限的物聯網領域，保證信息安全存儲以及安全傳輸。