基于FPGA 的特征擴頻衛星物聯網鏈路設計與實現

摘 要：隨著衛星通信與地面無線通信的發展，通信系統頻譜共用問題日益突出。傳統擴頻方法通常將外部干擾視作均勻功率譜信號，但此類方法對衛星通信頻譜的利用尚不充分。采用信號功率譜特征與干擾信號功率譜特征互補塑形的特征擴頻系統，更符合實際衛星通信中噪聲頻譜非均勻和小信噪比（Ｓｉｇｎａｌ ｔｏ Ｎｏｉｓｅ Ｒａｔｉｏ，ＳＮＲ）的情況。設計了特征擴頻的擴頻與解擴方案的現場可編程門陣列（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ，ＦＰＧＡ）實現，借助成型的四相相移鍵控（Ｑｕａｄｒａｔｕｒｅ Ｐｈａｓｅ Ｓｈｉｆｔ Ｋｅｙｉｎｇ，ＱＰＳＫ）通信鏈路，嵌入特征擴頻模塊對ＱＰＳＫ 調制后的信號進行擴頻幅度調制。在ＦＰＧＡ 上實現了該方案，驗證所完成的系統在發送端能正確對數據進行擴頻處理，在接收端能識別擴頻后的信號，并正確解析出來。該研究的結論有助于現代衛星通信中業務數據實現小信噪比和低誤碼率（Ｂｉｔ Ｅｒｒｏｒ Ｒａｔｅ，ＢＥＲ）傳輸。

關鍵詞：衛星通信；特征擴頻；現場可編程門陣列；四相相移鍵控通信鏈路

中圖分類號：ＴＮ９１４． ４２ 文獻標志碼：Ａ 開放科學（資源服務）標識碼（ＯＳＩＤ）：

文章編號：１００３－３１１４（２０２４）０４－０６８１－０７

０ 引言

擴頻通信技術通過注入一個更高頻的信號將發射信號的能量擴展到一個更寬的頻帶內，能實現信號功率低于噪聲的傳輸。傳統的直接擴頻技術采用偽隨機序列進行擴頻，更適應環境噪聲為白噪聲的情況；而在衛星通信中，由于通信系統的廣覆蓋特性，在其工作帶寬內，有些地面通信系統的基站或者終端會不可避免地位于衛星通信系統的波束覆蓋范圍內，帶來系統外的非協助同頻干擾［１－２］。譬如在工作帶寬位于特高頻頻段內的美軍移動用戶目標系統，廣泛受到包括視距通信、雷達、無線電導航和商用電視廣播［３］等地面通信業務的復雜干擾。多項調查表明［４－５］，受到地面系統的共存干擾影響會使衛星系統的頻譜利用效率受到可見的衰減。同時由于同頻干擾的存在，傳輸信道不再是加性高斯白噪聲信道，使用偽隨機序列進行直接擴頻得到的處理增益不足以降低或消除呈有色譜的系統外干擾的影響。因此，打破傳統靜態頻率劃分的現狀，以頻譜資源利用率最大化為目標，使用信號處理手段對頻譜共用的系統進行適應性信號設計，是提高現有頻譜資源利用效率的有效手段之一［６］。

現有實現多種業務頻譜共存的關鍵技術主要分為靜態和動態兩大類技術手段。一類是以干擾管理思想為基礎的靜態頻譜共存手段，基本方法是通過聯合調整信道間隔和分布距離指標，以保證不同系統之間的相互干擾最?。郏罚福?。另一類實現多種業務頻譜共存共用的關鍵技術為動態頻譜共存手段。在有限的頻譜資源條件下，認知無線電［９－１１］通信是實現多種業務的頻譜共存共用、提高頻譜利用效率的一種有效動態頻譜管理手段，被廣泛應用于實現相同頻段內多種業務的頻譜共存共用［１２］。

基于認知無線電，文獻［１３－１４］提出了一套特征擴頻序列的設計方法，借助矩陣分析和信號分析處理方法，計算干擾噪聲信號協方差矩陣的特征向量，適應性調整擴頻序列，設計得到功率譜特征和環境干擾信號功率譜互補塑形的碼分多址衛星通信系統。目前對直接序列擴頻的現場可編程門陣列（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ，ＦＰＧＡ）硬件實現已有大量工作［１５－２０］，但是對特征擴頻的研究僅限于理論分析與軟件級別仿真，尚未有關于特征擴頻的ＦＰＧＡ 硬件實現與實際性能檢測。由此，本設計提出并完成了特征擴頻碼分多址擴頻與解擴方案的ＦＰＧＡ 實現，并完成基于ＦＰＧＡ 硬件級別性能測試。基于ＦＰＧＡ 的全數字化通信鏈路，以其可編程門陣列為核心，編程方便快捷，能在較短開發周期內可靠的對特征擴頻系統進行調試仿真與硬件測試。

１ 特征擴頻序列設計

１． １ 系統模型

對于傳統的直接序列碼分多址接入，用戶采用ｍ 位的擴頻序列Ｓ ＝ ［ｓ１，ｓ２，…，ｓｍ］進行擴頻的結果為ｘｋ ＝ｂｋＳ，ｂｋ 表示用戶發送的第ｋ 個信息比特經過相移鍵控調制后基帶信號的采樣點幅度值，擴頻的作用表現為將一個采樣點擴充成ｍ 的采樣點，符號速率乘以ｍ 倍，帶寬擴展為ｍ 倍。

假設在接收端接收到的信號為：

ｙｋ ＝Ａｋ ｘｋ ＋ｎｋ ＋ｖｋ， （１）

式中：Ａｋ 表示傳輸的信道衰減因子，ｎｋ 表示第ｋ 個符號周期內均值為０、方差為σ２ 白噪聲信號，ｖｋ 表示第ｋ 個符號周期內來自系統外的干擾噪聲。在接收端使用碼片級匹配濾波可得第ｋ 個符號周期的接收序列為：

ｙ′ｋ ＝ＳＨ（Ａｋ ｘｋ ＋ｎｋ ＋ｖｋ）＝ Ａｋ ｂｋ ＳＨ Ｓ＋ＳＨ ｎｋ ＋ＳＨ ｖｋ。（２）

當存在外部干擾信號ｖ 時，衡量系統性能的重要指標的信干噪比（Ｓｉｇｎａｌ ｔｏ Ｉｎｔｅｒｆｅｒｅｎｃｅ Ｐｌｕｓ Ｎｏｉｓｅ"Ｒａｔｉｏ，ＳＩＮＲ）為：

ＳＩＮＲｋ ＝ Ａｋ Ｐｋ ｂｋ ＳＨ Ｓ/σ２ ＳＨ Ｓ＋ＳＨ ＲＳ， （３）

式中：Ｐｋ 表示用戶每信息比特的功率，Ｒ 為干擾信號或色噪聲的協方差矩陣，在給定高斯白噪聲的情況下，則需要最大化信干比。

１． ２ 最優問題的求解

根據上節提出的最優問題，使用拉格朗日乘子法構造代價函數：

Ｊ＝ＳＨ ＲＳ＋λ（１－ＳＨ Ｓ）＋μ ＳＨ Ｓ。（４）

令代價函數Ｊ 對變量Ｓ 的偏導為零，得優化問題的最優條件為：

擴頻序列Ｓ 與噪聲協方差矩陣的特征向量間具有相似的性質，當使用最小特征值對應的特征向量作為特征擴頻序列，使ＳＨＲＳ＝λ 取得最小值，實現信干比與ＳＩＮＲ 的最大化。

１． ３ 特征擴頻序列設計方法

干擾信號的協方差矩陣Ｒ 可以通過在接收端對系統外噪聲進行采樣并計算得到，采樣序列通過衛星轉發器放大并轉發至衛星地面站，在地面站獲得采樣值并完成特征擴頻序列的計算，再發送到衛星上實現擴頻與解擴序列的同步。

假設Ｍ 為任意數，Ｎ 為擴頻序列長度，?。停荆?，總共需要ＭＮ 個噪聲信號采樣值，并構成Ｍ 個采樣值向量：

噪聲矩陣ｉ ＝ ［ｉ１，ｉ２，…，ｉｍ ］對應的協方差矩陣為：

對實對稱協方差矩陣Ｒ 進行特征值分解：

為了適應ＦＰＧＡ 的數字運算，取得最小特征值λｍｉｎ 所對應的特征向量ｕｍｉｎ 后，需要對ｕｍｉｎ 進行量化，量化的比特數越多，系統在相同信噪比（Ｓｉｇｎａｌ ｔｏ Ｎｏｉｓｅ Ｒａｔｉｏ，ＳＮＲ）下的性能越好。在本設計中，?。?ｂｉｔ 量化，即將特征向量的元素量化到［－１２７，１２７］，再進行擴頻解擴處理。圖１ 為８ ｂｉｔ 量化６４ 位擴頻系統在不同ＳＮＲ 下誤碼率（Ｂｉｔ ＥｒｒｏｒＲａｔｅ，ＢＥＲ）的比較。

２ 特征擴頻通信鏈路設計思路

擴頻或特征擴頻都是利用高速率的擴頻序列在發射端擴展信號的頻譜，擴頻原理如圖２ 所示，根據信息比特“１”或“０”控制擴頻的序列是否乘以－１，而在接收端用相同的擴頻序列進行解擴即同步相乘求和，通過求和結果的符號來判斷比特“１”或“０”。其核心思想均為提升碼元發送速率的同時不改變信息發送的速率，提升的帶寬中便能放入大量的冗余，用多位的擴頻碼去估計一位的數據，用于實現低ＳＮＲ下的數據通信。

２． １ 通信鏈路工作原理與邏輯

發送機流程如圖３ 所示，從通信發送機開始，ＦＰＧＡ 通過函數從上位機獲取到要發送的數據，數據以１６ 位二進制數表示，即２ Ｂｙｔｅ。數據會先存儲到ＦＰＧＡ 中分配好的隨機存取存儲器（ＲａｎｄｏｍＡｃｃｅｓｓ Ｍｅｍｏｒｙ，ＲＡＭ）內，同時發送機內另一模塊會循環檢測當前是否滿足發送的條件，當滿足條件后，組幀模塊會向ＲＡＭ 控制模塊發送命令，將數據讀取出來，經過信源編碼和交織并放入數據幀后會形成同相和正交兩路基帶信號，將送到有限脈沖響應（Ｆｉｎｉｔｅ Ｉｍｐｕｌｓｅ Ｒｅｓｐｏｎｓｅ，ＦＩＲ）數字濾波器模塊完成成型濾波與升采樣操作，通過ＳＰ －１００ 軟件無線電平臺上的ＦＰＧＡ 與ＡＤ９３６１ 芯片的物理連接，將處理好的兩路ＱＰＳＫ 信號送入ＡＤ９３６１ 芯片處理并發送到空間信道中。如圖２ 所示，發送機新增的擴頻模塊位于組幀模塊與成型濾波器之間，擴頻模塊將原本應發送的ＱＰＳＫ 比特流數據，替換為經過擴頻調制的更高速率８ 位的幅度值數據，實現用擴頻序列元素值作為參數，對原本ＱＰＳＫ 信號的調幅調制。

接收機流程如圖４ 所示，ＡＤ９３６１ 同時也能接收空間信道中的各種模擬信號，經過簡單的增益處理、濾波處理后，轉換成同相和正交兩路數字信號轉送給ＦＰＧＡ 上的通信接收機作進一步處理。在非同步接收模式下，接收機會對收到的數字信號進行降采樣與匹配濾波操作，根據鎖相環負反饋完成相偏估計與頻偏估計，并完成最優情況下的基帶采樣，使用自同步法完成碼元同步，使接收端的碼元同步脈沖頻率和發送端的碼元速率相同，并使接收端在最佳接收時刻對接收碼元進行抽樣判決。借助相關檢測法，對采樣接收到的碼元序列與本地固定序列做相關運算，當相關結果超過某個門限值后，認為捕獲到了幀頭，解幀信息后獲得相偏參數，從一個ＱＰＳＫ 碼元獲得２ ｂｉｔ 數據，后續再對數據進行解交織操作與信源編碼解碼操作。信源編碼解碼后的二進制比特按１６ 位分割后，接收機就完成了數據的解析，可以將解析出的數據傳遞到上位機進行進一步信息識別處理。

在設計的通信鏈路中，信源編碼采用的是最基礎的重復編碼即將一幀的數據重復發送兩次，接收機的解碼模塊將兩次的結果相加根據和的符號判斷發送的是“１”還是“０”。成型濾波器模型與匹配濾波器模型使用相同的根升余弦濾波器，所加的兩個濾波器傅里葉變換在頻域上相乘，等效為一個奈奎斯特濾波器，后續再進行的抽樣判決滿足抽樣點無失真與抽樣ＳＮＲ 取最大。

２． ２ 擴頻模塊設計思路

根據第１ 節證明，可以通過接收機采樣獲得噪聲矩陣并計算特征向量，從而得到最適合當前干擾環境的擴頻序列。在本設計中，需要在信號發送前，通過ＳＰ－１００ 軟件無線電平臺上的ＡＤ９３６１ 芯片對環境噪聲進行采樣，噪聲序列采樣間隔等于接收機對解調制后基帶信號的抽樣間隔，采樣得到的噪聲序列構成的噪聲矩陣經ＦＰＧＡ 轉發到ＳＰ－１００ 軟件無線電平臺內置的高級精簡指令集機器（ＡｄｖａｎｃｅｄＲＩＳＣ Ｍａｃｈｉｎｅ，ＡＲＭ）處理器上，由ＡＲＭ 處理器完成對噪聲矩陣的協方差矩陣計算、協方差矩陣的特征值分解與特征向量的量化操作，最終ＡＲＭ 處理器將量化好的擴頻序列以二進制比特的形式傳遞回ＦＰＧＡ 并保存到發送機與接收機對應的ＲＡＭ 存儲器中存儲。

為了實現６４ 位的擴頻發送，需要產生一個比信息速率快６４ 倍的擴頻碼控制信號，用于控制擴頻調制輸出數據的速率。ＩＱ 兩路數據分別進行擴頻調制，每送入擴頻模塊一個待調制比特，都會從ＲＡＭ 存儲器中讀取擴頻序列的值，如果該比特為“１”，就將６４ 位的擴頻序列依次輸出到下一級ＦＩＲ 濾波器模塊中；如果該比特為“０”，將６４ 位的擴頻序列的負數依次輸出到下一級ＦＩＲ 濾波器模塊中。ＩＯ 兩路數據經過ＦＩＲ 濾波器的成型濾波與升采樣操作，送到ＡＤ９３６１ 中完成發送。擴頻實現如圖５ 所示。

２． ３ 解擴模塊設計思路

擴頻通信接收機的關鍵技術是完成擴頻序列的捕獲與跟蹤，其中捕獲部分需要根據一定的算法進行連續的滑動相關運算。接收機收到ＡＤ９３６１ 傳送來的數據后，會先進行兩級降采樣與匹配濾波操作，再通過相偏估計完成在最佳接收時刻的碼元同步。

由于發送機將原本要發送的幀通過擴頻序列擴展成了６４ 倍長度，所以在基帶信號采樣完成后，需要進行擴頻碼片級別的同步，保證信號幀起始位置與擴頻序列起始位置對準。同步模塊會按時間順序緩存６４ 位采樣到的數據隊列，每個采樣周期都會將新采樣數據放到隊列末尾，其余數據向前移動一位，并用新隊列依次與本地擴頻序列每一位相乘并求和，使用相關法判斷，當求和值超過某個門限值時，便認為捕獲到了第一個信息位擴頻出６４ 個碼元并完成擴頻碼的初始同步，接下來只需要每６４ 位進行一次相乘求和便能獲得解擴的結果。

由圖２ 可知，發送比特為“１１”時使用的是擴頻序列本身，接收機接收到后再與同一擴頻序列相乘求和的結果應為正數，所以后續會將解擴結果為正視為接收到信息比特“１１”；而發送比特為“０”時使用的是求相反數后的擴頻序列，再與原序列相乘求和結果應為負數，所以后續會將解擴結果為負視為接收到信息比特“０”。本設計中沒有將擴頻結果直接量化成“１１”或“０”，而是將相乘求和值的前１６ 位傳輸進后續的解交織與信源編碼解碼模塊，目的是保留更多的信息量與冗余度，降低接收機的ＢＥＲ。解擴實現如圖６ 所示。

３ 仿真測試與結果分析

本設計對于ＦＰＧＡ 的通信鏈路與新增擴頻相關模塊的仿真測試與分析，在本節主要分為以下兩個部分：第一部分介紹通信鏈路基于Ｍｏｄｅｌｓｉｍ 仿真器進行前仿真，并對擴頻鏈路的正確性與具體功能進行測試與分析；第二部分介紹基于ＳＰ －１００ 軟件無線電平臺ＦＰＧＡ 模塊對鏈路內部自環進行后仿真，對真實的硬件電路工作狀態下擴頻模塊與通信鏈路的功能進行測試與分析。

３． １ Ｍｏｄｅｌｓｉｍ 前仿真結果分析

通過軟件仿真可以看到，通信鏈路信號幀結構如圖７ 所示。一幀的信號分為Ｂｅａｃｏｎ 部分、Ｓｉｇｎａｌ部分與數據部分，其中前兩部分為幀頭，主要用于實現幀同步與相偏估計，保證數據的正確接收與解析，數據部分從交織器獲取、經信源編碼調制并轉換為串行輸出。

發送機的擴頻邏輯設計如下：將一位信息比特展開成一個擴頻序列的６４ 位碼片后，將６４ 位碼片依次輸出到ＦＩＲ 濾波器。完成６４ 位碼片的輸出，即完成一個擴頻序列的輸出后，再向交織器申請獲取下一位的信息比特。由圖８ 可以看出，發送比特“１１”與比特“００”時的差異，它們對應的擴頻后序列的值是反相的。

接收機接收到信號并完成采樣后，進行擴頻碼片級別的相關比較同步，直到檢測到超過門限的相關值，才進行下一步的解擴操作，解析出發送的信息比特。如圖９ 所示，對采樣并同步后的碼元按順序與本地擴頻序列進行相關運算，第一行波形為信號與本地擴頻碼相關操作的結果，直到相關值超過門限才認為捕獲并同步到擴頻碼。

獲取到信息比特后，進入原本接收機鏈路的幀同步、信源編碼解碼、解交織等操作流程，解析出發送信息，并進行１６ 位分割后作為最后的輸出結果。此結果可以通過上位機與ＦＰＧＡ 的接口函數傳遞給上位機并在上位機中顯示或儲存。圖１０ 顯示接收機解析出發送的３２ 位長的遞增數據。

３． ２ ＦＰＧＡ 后仿真結果分析

基于ＦＰＧＡ 硬件的后仿真主要任務是測試代碼的時序與占用資源數是否適配當前的ＦＰＧＡ 平臺。仿真使用集成邏輯分析儀的知識產權核抓取ＦＰＧＡ 運行過程中需要觀測的信號，由于前仿真已經保證大部分邏輯功能的正確，所以后仿真只需要抓取關鍵點顯示，如發送機的最終輸出，準備送給ＡＤ９３６１ 的中頻信號；接收機最終的輸出，解析到的發送數據。

硬件仿真結果如圖１１ 所示，集成邏輯分析儀的知識產權核抓取到了ＱＰＳＫ 調制后的同相路數據和擴頻調制后的同相路數據；同時還有接收機的最終輸出，解析到的以１ 遞增的發送數據。

４ 結束語

本文介紹了特征序列擴頻通信鏈路的ＦＰＧＡ 實現。介紹了擴頻序列設計原理、通信鏈路的基本組成、軟件功能仿真測試、硬件調試過程，結果表明系統可以順利完成對信息的擴頻發送，且接收端解擴出來的數據正確，滿足設計的要求。該設計的性能與結論有助于實現現代衛星ＱＰＳＫ 通信中業務數據實現小ＳＮＲ 和低ＢＥＲ 傳輸。

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作者簡介：

李嘉燁 男，（１９９９—），碩士研究生。主要研究方向：衛星物聯網、頻譜重疊、無源互調。

陳子賢 男，（１９９８—），碩士。主要研究方向：衛星物聯網、深度強化學習、擴頻資源調度。

（* 通信作者）陳 翔 男，（１９８０—），博士，教授。主要研究方向：５Ｇ／６Ｇ 移動通信與物聯網、衛星通信、軟件無線電、電信大數據。

基金項目：廣東省重點研發計劃（２０１９Ｂ０１０１５８００１）