“實戰優先”教學模式探索與實踐

摘 要：普通高等院校作為培養高水平人才的主陣地，為緩解國家高素質應用型人才短缺的問題做出巨大貢獻。以電子信息工程為典型代表的強實踐型專業人才培養需要長期培育，這與當前學生熱衷追求即時成效的功利心態存在難以調和的沖突。該文探討一種“實戰優先”的新型教學模式，并將其應用于數字邏輯設計本科專業選修課。在教學環節，將真實航天測控產業應用與智能圖像信息處理科研任務整合進講授內容，實現理論與實踐的緊密結合，旨在促進學生深入思考。在考核環節，采用實用性強、綜合性強且難度適中的實戰項目（面向FPGA與上位機通信的UART模塊設計），重在以高壓實戰任務與實際技術指標要求反向強化學生所學知識，塑造學生理性、耐心、主動和專注的治學態度。通過教學和實踐驗證，該教學模式幫助學生強化對數字邏輯設計知識的理解，樹立以實際任務、目標、問題為導向的主動意識，培養分析、解決實際問題的實踐能力。

關鍵詞：人才培養；實戰優先；問題導向；電子信息工程；數字邏輯設計；課程思政教學

中圖分類號：G642 文獻標志碼：A 文章編號：2096-000X（2024）34-0105-04

Abstract： Universities play a significant role in cultivating high-level talents and contribute to alleviate the shortage of highly skilled application-oriented professionals. However， the cultivation of strong practice-oriented professionals by electronic information engineering requires long-term effort， which is contrast to the student mindset focused on seeking immediate results.This paper explores a new "practice-first" teaching model and applies it to the undergraduate elective course of digital logic design. For teaching， we integrate real-world industry applications and research tasks in intelligent image information processing into the course content to achieve the combination of theory and practice， which promoting deep student engagement. For assessment， practical， comprehensive， and challenging projects， such as the design of UART modules for FPGA are adopted. This approach emphasizes reinforcing students' knowledge through high-pressure practical tasks and real technical requirements， shaping students' rational， patient， proactive， and focused attitudes in learning. Through teaching and practical validation， this teaching model helps students enhance their understanding of digital logic design， establish a proactive consciousness guided by practical tasks， and cultivate practical abilities to analyze and solve practical problems.

Keywords： talent cultivation; practice-first; problem-oriented; electronic information engineering; Digital Logic Design; curriculum ideological andpolitical education

黨的二十屆三中全會通過的《中共中央關于進一步全面深化改革 推進中國式現代化的決定》[1]提出，加快建設國家戰略人才力量，著力培養戰略科學家、一流科技領軍人才和創新團隊。這一決策凸顯了人才培養在國家發展中的重要地位。高等院校作為人才培養的重要陣地[2]，應當充分發揮其在人才培養方面的特色優勢，著力培養能夠解決實際重大技術問題、復雜工程問題的實踐型、應用型高素質人才。

一 “實戰優先”的教學理念與模式

電子信息工程專業是一個理論與實踐并重的本科專業，旨在培養從事電子信息及相關領域工作的應用型技術人才。然而，該專業的本科生在畢業設計培養階段普遍存在工作質量欠佳的現象[3]。當前，電子信息工程專業課程普遍采取“理論為主，實踐為輔，以賽促學”的教學模式，針對這種教學模式，崔允漷等[4]提出“教-學-評一致性”的觀點，建立了教-學-評的理論框架[5]，為學科教育提供了范式；湯國安[6]提出“以賽促學，以賽促教”的教育機制，實現了教育資源共籌共建，共享共贏，提高了學生對知識的應用能力；布魯斯·喬伊斯等[7]提出了“項目驅動，理論與實踐結合”觀念，提高了教學模式的靈活性，在此基礎上，李子健[8]進一步闡述了加強理論與實踐結合的重要性。然而，上述模式難以切實觸動學生心靈，且在工程屬性較強的專業課程中表現尤為明顯。究其根本原因在于：培養專業能力所依賴的客觀長期主義與信息流量化、知識碎片化背景下教師/學生追求“短、平、快”學習收益的主觀功利主義存在難以調和的矛盾[9-10]。

本文積極嘗試了“實戰優先”的教學理念與模式。不同于傳統課程設計等教學實踐環節，“實戰”核心在于“求真”，即課程講授與考核內容直接取材于真實產業應用或科研任務，幫助學生切實了解行業實際需求，學會思考復雜工程問題，體驗實際工程開發經歷，提升專業素養。具體而言，“實戰”期間不向學生提供任何實驗指導材料，不預設標準答案，僅進行線下交流指導，引導學生樹立“任務導向”“目標導向”與“問題導向”三大牽引性意識，避免行為盲目，高壓迫使學生全域體驗“理解實戰任務”“拆解任務內容”“發現痛點問題”“分析技術局限”“解決技術難題”“嚴謹實操驗證”與“閉環書面表達”等實戰環節，以實戰任務反向激勵學生自主強化所學知識，主動探索未知卻必需的專業概念。本文以FPGA設計與應用課程（同“數字邏輯設計”，以下簡稱“FPGA”）為“實戰優先”教學模式改革的探索載體。在北京信息科技大學電子信息工程專業的專業課程體系中，FPGA課程有顯著的承上啟下作用。本文將從現行教學內容、課程改革方案、改革質量評價等方面闡述新教學模式的探索情況。

二 現行教學內容

FPGA在本專業培養方案中為專業選修課，實際授課人數為對應學年電子信息工程專業學生總人數（約100人），共32學時。課程理論部分主要講解FPGA開發工具、FPGA芯片基本結構、硬件描述語言、常用數字電路的VHDL語言及FPGA電路系統設計等內容。實驗操作分為FPGA集成開發工具使用、組合邏輯電路設計、分頻器設計及數字電子系統設計。

然而，現行課程概述冗長，易降低學生學習興趣，核心授課內容“注重語法、忽視思維、疏于實踐”。在語法方面，學生被迫過分關注大量難理解、難記憶的語法規則，學習精力被大量占據。在編程思維方面，FPGA編程的本質是“面向底層硬件”，需要設計者事先要有所設計電路的功能性“腹稿”或“時序圖”。因此，硬件設計思維的缺失必將使得學生面對實際問題無從下手。在實踐環節，實驗設置的數字系統功能相對單一，設計指導過程過于詳細，學生懶于深入思考。

三 教學改革措施與實踐

針對現行FPGA課程講授局限性問題，本文探索“實戰優先”FPGA教學模式，將真實工程案例引入教學及實驗設計過程，旨在以高壓實戰任務重塑學生工作態度，反向強化所學知識，最終養成積極主動的學習習慣?；谏鲜鰟訖C，本課程在容量配置、教學內容、考核評價與課程思政方面進行調整。

（一） 教學課程容量壓縮

課程容量由100余人壓縮至30人（約占專業總人數的30%），由學生根據自身專業選修課學分累積情況自愿選修。壓縮課程容量出于兩方面考慮。首先，整治浮夸學風，端正治學態度。全員選修會夾雜高比例“混學分”學生，加重教學負擔。相比之下，壓縮容量能篩選出更多對課程感興趣的學生，也有利于開展教學實踐分析。其次，壓縮溝通成本，提升溝通效率?！皩崙饍炏取钡慕虒W改革強調以實際工程任務、難點問題與技術指標為導向，需要教師與學生積極溝通。但FPGA開發周期長、調試流程繁瑣，單次設計修改/驗證等待耗時可達小時級，實踐環節無效工作時長隨學生人數成倍增加。為保證教學質量，必須壓縮課程容量。

（二） 教學內容結構調整

針對現行授課的緒論內容冗長、核心內容“注重語法、忽視思維、疏于實踐”的問題，本次教學改革嘗試在緒論部分開門見山、總攬全局，核心部分將理論和實踐密切結合，不再單獨耗費課時講授硬件描述語言。需要強調的是，本次探索的“實戰優先”教學模式并非摒棄基礎理論知識講解，而旨在以實際任務激發學生深入思考，強化基礎知識。調整后的教學內容如下。

1 緒論

課程開篇直接以FPGA實物為教學材料，概述FPGA概念、內部結構、計算特性及設計/調試流程。對于難度最大的設計/調試部分，從具有“頂層模塊—子模塊”邏輯結構的FPGA“自頂向下”設計思想出發，闡述其與“發現問題—分析問題—解決問題”的工程邏輯相似性，向學生強調培養頂層思維意識的重要性。

2 數字邏輯基礎

通過“二進制表示與蘋果物流配送”師生互動和Verilog程序點LED燈案例，幫助學生理解數字邏輯的核心要義：基于二值邏輯可實現物理世界信號模式的確定性表達，由此引出數字邏輯設計教學，掃盲拉、灌電流和電平轉換等基礎知識，解決學生對于前置數電課程知識理解不到位的問題。此外，教師用Verilog語言描述常用數字邏輯單元，讓學生意識到：數字邏輯的硬件語言描述比圖形符號更精準而無二義性。通過將硬件描述語言與數電知識相結合，學生有興趣參與實操，直接在課堂上熟悉了FPGA開發工具與硬件描述語言。

3 組合邏輯設計

教師首先闡述組合邏輯的核心概念（如競爭-冒險）及常見組合邏輯電路案例（如加法器、減法器及多路選擇器等），并鼓勵學生在課上獨自完成加法器、減法器以及3-8譯碼器的Verilog硬件描述，促使學生強化理解基于Verilog的組合邏輯設計規則。此外，引入真實工程項目中與3-8譯碼器邏輯相關的排故案例，旨在向學生闡明：死記組合邏輯真值表對于解決實際問題并無意義，關鍵在于培養將RTL行為邏輯與故障現象聯系起來的敏感意識。

4 時序邏輯設計

教師首先闡述時序邏輯的核心概念，接著重點講授基于Verilog描述或調用的4種關鍵時序邏輯電路：D觸發器、RAM/FIFO緩存、計數器以及有限狀態機。其中，基于D觸發器的延時打拍案例旨在強調FPGA并行流水的計算特性；RAM/FIFO則是稍大容量的數據延時緩存，常用于配合更復雜的平行流水計算；基于計數器的時鐘分頻案例能夠教育學生如何基于FPGA進行順序執行控制；有限狀態機則是一種面向復雜順序執行過程的典型方法。此外，引入真實工程項目中與計數器、緩存邏輯相關的數傳丟幀排故案例，旨在向學生闡明，系統的時序邏輯源于精心設計，而非“盲目硬湊”，否則排故將付出高昂的時間與精神代價。

5 課內實驗

共包含三個側重點不同的實驗：FPGA集成環境開發入門、時鐘動態配置模塊設計、同步信號檢測模塊設計。其中，實驗一強調Vivado的使用、編程方法與測試平臺編寫方法。實驗安排在數字邏輯基礎教學內容之后，旨在讓學生快速熟悉FPGA開發。實驗二強調組合邏輯、時序邏輯、Xilinx原語的使用方法，并理解時鐘分頻的原理。實驗安排在時序邏輯設計教學內容之后，旨在加強學生對于組合邏輯與時序邏輯的理解。實驗三強調狀態機等復雜時序邏輯設計方法。實驗安排在時序邏輯設計教學內容完成后，旨在使學生理解并加深復雜時序邏輯的“自頂向下”的設計流程，能夠獨自設計方案。

（三） 考核內容調整

在考核環節，選擇“基于FPGA的UART通信模塊設計”作為實戰考核內容。首先，UART通信模塊實用性強，可作為共享模塊無縫嵌入至復雜數字邏輯系統；其次，UART通信模塊設計難度適中，參考資料豐富；最后，該模塊能夠覆蓋課堂及實踐環節的全部知識點。因此，UART通信模塊不存在“偏、難、怪”等問題，適合實戰化教學?？己谁h節只提供線下指導與交流，不提供任何實驗指導書、總結文檔范例。具體的考核內容與要求如下。

1 考核內容

要求學生以小組合作的形式開發基于FPGA的UART通信模塊，實現與上位機的雙向數傳。在FPGA端，完成UART接收、發送子模塊，撰寫測試腳本完成軟件仿真，最終上板驗證。在上位機端，自行搭建串口收發測試上位機軟件，輔助驗證FPGA端功能正常。

2 考核要求

指標要求，持續數傳5 min無誤碼；波特率115 200；接收緩存不小于4 KB；程序不允許出現時序違例。文檔要求，完成系統設計與驗證總結報告。答辯要求，每位成員現場講述自己負責的工作內容，并接受教師提問與作答。時間邊界要求，最長開發時間1個月，期間小組可任意時間預約答辯，提前完成給予高分獎勵。

（四） 課程思政元素分析

課程思政元素的自然引入可進一步激發學生家國情懷與學習興趣，引導學生形成良好治學態度，同時促使學生認清現狀，自覺扛起民族復興的大旗。在本次FPGA教學與實訓過程中，嘗試挖掘了2項課程思政元素。

1 理性認識進口與國產FPGA集成開發環境的技術差距，支持國產

EDA軟件是工業生產的結晶，其軟件的大小能夠間接反映其工業生產經驗的積累情況。例如，進口軟件占用電腦磁盤容量雖高達30 GB，但軟件運行穩定，功能強大，復雜數字邏輯的設計結果更加可靠。相比之下，國產軟件磁盤占用量不過2 GB，軟件技術成熟度要遜色很多。因此，國產工業軟件的自立自強離不開國產化生態建設與廣大用戶的積極使用。

2 珍惜聯調工作，深入思考，積極主動與他人協作

在各分系統、子模塊獨立設計與驗證階段，每個學生需要大膽構思、小心求證、耐心驗證，確保所負責的單元模塊功能無誤。任何投機、偷懶、節點突擊等行為極可能造成后續聯調失敗。在系統集成與聯調階段，學生之間需要精誠協作。任何“甩鍋”“擺爛”“自掃門前雪”的行為與意識均會破壞團隊氛圍。在總結與反思階段，學生需要耐心完成總結報告，形成書面文檔，防止遺忘技術細節，方便與他人技術交流，利己利他。

四 教改質量分析

為了說明教改有效性，將本專業2022級學生在新教學模式下的表現（設為實驗A組）與2021級學生在傳統教學模式下的表現（設為實驗B組）進行對比分析：一是比較A、B兩組的課內成績；二是比較A、B兩組學生在實戰考查中的個性化表現情況。

（一） 課程成績對比分析

A組學生的課程成績遠高于B組。原因在于：①課上表現活躍，平時成績高。不同于知識灌輸型課堂的低抬頭率，教改課堂學生學習興趣濃厚，敢于互動交流。②實戰表現優秀，實踐分數高。相比于應試型課堂，教改課堂學生能夠主動學習如何發現問題、分析問題與解決問題，敢于實戰。

（二） 期末考核個性化表現分析

A組若干同學在期末考核過程中的個性化表現可圈可點，展現出解決實際問題的積極態度。首先，A組的學生L負責上位機串口顯控軟件設計，為了確保程序的正確性，他主動使用STM32開發板進行了自發自收測試，為后續聯調排故做準備。相比之下，B組學生沒有類似表現。其次，A組的學生在答辯時積極主動，組內全員積極展示工作成果。相反，B組答辯全權由組長負責，其余學生普遍保持沉默。最后，A組的學生Z在沒有模板的情況下主動撰寫了一份內容詳盡、格式規范的技術總結報告。反觀B組的全部總結報告僅為實驗程序源碼截圖堆疊輔以少數文字注釋，毫無邏輯與亮點。

五 結束語

伴隨著數字系統邏輯的復雜化，需講授的FPGA教學知識點與進階設計技巧還有很多。在知識點龐雜、授課學時數受限等客觀約束條件下，由于學生習慣性追求“短、平、快”收益，當前“自下向上”基礎知識點灌輸、配合小實驗強化訓練的教學模式遠不足以讓學生堅持到獲取學習收益的一刻。本文通過引入實際工程實踐，以具體任務反向引導學生發現、分析、解決實際問題，強化對基本知識點的理解與感悟。這種“實戰優先”、反向激勵的教學模式更適合強工程化屬性的專業課程教學。未來，隨著FPGA課程在北京信息科技大學電子信息工程專業的培養體系中升級為必修課，學生的學習意愿得以進一步調動。同時，進一步增加實戰內容與復雜度有助于覆蓋更多的課程知識點與設計技巧，彌補“自上而下”知識學習體系化不足的問題。

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DOI：10.19980/j.CN23-1593/G4.2024.34.025

基金項目：北京信息科技大學2023年教學改革項目“面向紅色家國情懷培養的FPGA設計課程思政教學改革與實踐”（2023JGSZ10）；教育部產學研協同育人項目“北京理工大學信息與電子學院——百度松果人才培養實踐基地”（230800001302636）；北京信息科技大學校企橫向聯合項目“智能圖像處理單元FPGA軟件開發”（S2126074）

第一作者簡介：周士超（1991-），男，漢族，河北邯鄲人，博士，副教授。研究方向為光學遙感圖像實時處理與機器學習。

*通信作者：唐林波（1978-），男，漢族，湖北孝感人，博士，副研究員。研究方向為嵌入式實時信息處理。