集成電路IP核評(píng)測(cè)標(biāo)準(zhǔn)的研究

Research on Evaluation StandardsforIntegrated CircuitIP Cores

LI Kun1 CHEN Rong2 WEN Xiaoqian1 LI Miao3 （1.China Electronics Standardization Institute; 2.Institute of Microelectronicsof the Chinese Academy of Sciences; 3.Information Science Academy of China Electronics Technology Group Corporation）

Abstract：With the increasing complexityof integrated circuit design，intelectual propertycores havebecomeacrucial component ofmodernchipdesign.Thecorrctness，reliabilityandperformanceofIPcoresdirectly impacttheoveralluality anddevelopmenteffciencyofSystemonChip（SoC）.However，itisrequiredtoestablishasetofscientificandcompreensive evaluationmethodduetotheissuesofcurrent evaluationstandards forIPcoressuchaslackofuniformityandinsufcient verification.This paper proposes a set of evaluation standards for IPcores combining design verification and silicon verification through the in-depth researchonrelevant methods.The standard covers functional verification，performance verification，areachecking，codequalitychecking，deliverableinformationmaterials，andsiliconverification，providing clear guidanceforthestandardizeddesign，verification，anddeliveryofIores.Italsonalyzestheadvantagesanddsadvantages of existing international and domestic standardsand puts forward future research directions，including the development ofmore targeted standards forspecific functionalareas （such asartificial inteligence andcybersecurity），moreefficient verificationmethodsand tools，andactive participation in the developmentand exchangeofinternational standards.

Keywords：integrated circuit IP cores; evaluation standards;design verification; silicon validatior

0 引言

在微電子技術(shù)的廣闊領(lǐng)域中，集成電路IP核作為關(guān)鍵的電路模塊，因其可復(fù)用性和獨(dú)立功能性，成為了現(xiàn)代芯片設(shè)計(jì)的基石。研發(fā)者憑借其知識(shí)產(chǎn)權(quán)屬性，依據(jù)相關(guān)交易規(guī)則，能夠授權(quán)其他方在其設(shè)計(jì)的更大規(guī)模集成電路中嵌入式復(fù)用IP核。這種基于IP核的設(shè)計(jì)模式，不僅有效降低了SoC的設(shè)計(jì)難度，還顯著縮短了設(shè)計(jì)周期，同時(shí)提升了SoC的可靠性，使其在集成電路產(chǎn)業(yè)中占據(jù)了愈發(fā)重要的地位。因此，IP核的設(shè)計(jì)、開發(fā)、評(píng)測(cè)、標(biāo)準(zhǔn)以及管理等方面的建設(shè)，已然成為未來微電子技術(shù)發(fā)展的關(guān)鍵支柱。

回溯歷史，歐美國(guó)家在20世紀(jì)90年代便已洞見IP核設(shè)計(jì)復(fù)用的巨大潛力，將其作為關(guān)鍵技術(shù)和產(chǎn)業(yè)模式予以重點(diǎn)培育和發(fā)展。經(jīng)過多年深耕，他們?cè)贑PU、DSP、總線、接口、存儲(chǔ)器等各類IP核的研究上取得了豐碩成果，并先后形成了VSIA、OCP-IP和SPIRIT三大具有廣泛影響力的工業(yè)標(biāo)準(zhǔn)聯(lián)盟，有力地推動(dòng)了IP核技術(shù)的迅猛發(fā)展。與此同時(shí)，IEEE（電氣和電子工程師協(xié)會(huì)）也在SoC設(shè)計(jì)標(biāo)準(zhǔn)化方面開展了大量卓有成效的工作。其中，IEEE1500《基于嵌入式核集成電路的可測(cè)性方法》這一標(biāo)準(zhǔn)，在行業(yè)內(nèi)更是憑借其科學(xué)性和實(shí)用性，贏得了廣泛的認(rèn)可與應(yīng)用。

在此背景下，本研究聚焦于IP核評(píng)測(cè)方法的探索與完善，致力于解決當(dāng)前IP核評(píng)測(cè)過程中存在的諸多問題，如：標(biāo)準(zhǔn)不統(tǒng)一、需求不明確以及驗(yàn)證不充分等。通過構(gòu)建一套科學(xué)合理的評(píng)測(cè)標(biāo)準(zhǔn)體系，旨在為IP核的技術(shù)進(jìn)步、質(zhì)量提升、成本優(yōu)化以及產(chǎn)業(yè)協(xié)同提供堅(jiān)實(shí)的支撐和保障，助力集成電路產(chǎn)業(yè)的蓬勃發(fā)展。

研究。該工作組從工業(yè)應(yīng)用的實(shí)際需求出發(fā)，對(duì)IP核質(zhì)量進(jìn)行了明確定義，并開發(fā)了一套較為全面的綜合性質(zhì)量評(píng)估方法——質(zhì)量評(píng)估表格（QSS）方法。QSS方法涵蓋了IP核質(zhì)量的多個(gè)關(guān)鍵特性，每個(gè)特性都對(duì)應(yīng)有專門的度量標(biāo)準(zhǔn)，這些度量標(biāo)準(zhǔn)專為滿足IP核開發(fā)商和集成商快速集成的需求而設(shè)計(jì)。

VSIA的質(zhì)量工作組進(jìn)一步提出，IP核的質(zhì)量屬性并非單一維度的，而是分布在“四維正交”的坐標(biāo)軸上，具體包括：IP核的開發(fā)過程、IP核的驗(yàn)證、IP核的成熟度以及IP核供應(yīng)商能力。基于這一框架，不僅可以制定出統(tǒng)一的行業(yè)質(zhì)量評(píng)估標(biāo)準(zhǔn)，還充許用戶根據(jù)自身實(shí)際需求對(duì)質(zhì)量屬性進(jìn)行靈活調(diào)整，如：增加、刪減或修改等。為了便于實(shí)際操作，VSIA還開發(fā)了一個(gè)可擴(kuò)展的質(zhì)量評(píng)估電子表格（QES）[2，如圖1所示，其中包含了上述4個(gè)坐標(biāo)軸上的50個(gè)質(zhì)量屬性，并為每個(gè)屬性明確了相應(yīng)的準(zhǔn)則、度量和權(quán)重。通過估算各屬性的權(quán)值，即可實(shí)現(xiàn)對(duì)IP核質(zhì)量的評(píng)估。在實(shí)際評(píng)測(cè)過程中，以被評(píng)測(cè)的IP核為對(duì)象，通過回答一系列問題來積累分?jǐn)?shù)，進(jìn)而依據(jù)最終得分對(duì)同類型IP核的質(zhì)量等級(jí)進(jìn)行劃分。然而，這種評(píng)測(cè)方法主要依賴定性分析，易受人為因素等影響，難以實(shí)現(xiàn)精準(zhǔn)量化。同時(shí)，由于需要評(píng)測(cè)人員手工打分，導(dǎo)致評(píng)估效率低下，無法滿足快速準(zhǔn)確評(píng)估的需求。

此外，QIP的評(píng)測(cè)內(nèi)容涉及較多設(shè)計(jì)細(xì)節(jié)，更適合設(shè)計(jì)人員或IP核提供商使用。雖然其評(píng)估結(jié)果對(duì)IP核設(shè)計(jì)者具有較好的指導(dǎo)和參考價(jià)值，但對(duì)于IP核用戶而言，其適用性并不理想，且尚未在國(guó)內(nèi)得到廣泛應(yīng)用。鑒于此，當(dāng)前迫切需要建立一套專門針對(duì)SoC集成、貼合IP核用戶需求的IP核評(píng)測(cè)標(biāo)準(zhǔn)，以確保IP核的質(zhì)量，滿足集成電路產(chǎn)業(yè)發(fā)展的實(shí)際需求。

1 研究現(xiàn)狀

VSIA（VirtualSocketInterfaceAlliance，虛擬插座接口聯(lián)盟）作為IP核領(lǐng)域的重要組織，于2001年專門成立了一個(gè)工作組，專注于IP核質(zhì)量評(píng)估的

2 IP核設(shè)計(jì)質(zhì)量考核要求

本文首先基于IP核設(shè)計(jì)參考流程，重點(diǎn)針對(duì)IP核設(shè)計(jì)數(shù)據(jù)進(jìn)行邏輯設(shè)計(jì)、功能驗(yàn)證、邏輯實(shí)現(xiàn)、參考腳本的檢查與檢測(cè)。實(shí)現(xiàn)對(duì)IP核功能與性能（如參數(shù)、指標(biāo)、功能、性能等）的快速測(cè)試，形成面向IP核的功能與性能測(cè)試流程。

在IP核的設(shè)計(jì)質(zhì)量保證方面，分為6個(gè)基本部分（見表1）：功能驗(yàn)證、版圖驗(yàn)證、性能驗(yàn)證、面積檢查、代碼質(zhì)量檢查和可交付信息資料。這6個(gè)部分相互關(guān)聯(lián)、相互補(bǔ)充，共同構(gòu)成了一個(gè)全方位、多層次的IP核設(shè)計(jì)質(zhì)量考核框架，為確保IP核的高質(zhì)量設(shè)計(jì)奠定了堅(jiān)實(shí)基礎(chǔ)。

2.1功能驗(yàn)證

在設(shè)計(jì)和制造時(shí)所設(shè)定的標(biāo)準(zhǔn)工藝條件、電壓范圍以及溫度范圍內(nèi)，IP核能夠正常工作；對(duì)于所有合理的配置情況，要求IP核正常工作。IP核功能完備性是IP核設(shè)計(jì)質(zhì)量保證的關(guān)鍵。功能主要通過代碼覆蓋率和驗(yàn)證覆蓋率來衡量，主要用來檢查待評(píng)測(cè)IP核功能與設(shè)計(jì)規(guī)范的一致性以及功能的完備性。代碼覆蓋率的高低反映了功能驗(yàn)證測(cè)試激勵(lì)的完備性，是反映代碼質(zhì)量的一個(gè)重要指標(biāo)。IP核的要求相對(duì)較高，所以需要專用準(zhǔn)則；代碼覆蓋準(zhǔn)則分為通用準(zhǔn)則和專用準(zhǔn)則見表2。

2.2版圖驗(yàn)證

版圖驗(yàn)證包括設(shè)計(jì)規(guī)則檢查（DRC）、版圖原理圖一致性檢查（LVS）、電學(xué)特性規(guī)則檢查（ERC）和天線效應(yīng)檢查等。DRC主要用于檢查芯片版圖的幾何學(xué)和物理學(xué)規(guī)則。它驗(yàn)證芯片版圖中的元件、連線和金屬層等是否符合制造工藝要求。例如，檢查是否存在元件間的間隙小于最小規(guī)定值、連線寬度小于要求、金屬層之間是否有不允許的交叉等。DRC可以幫助發(fā)現(xiàn)芯片版圖中的幾何缺陷，并確保芯片在制造過程中能夠正常生產(chǎn)。ERC主要用于檢查芯片版圖中的電氣連接是否正確，以發(fā)現(xiàn)可能導(dǎo)致短路、開路或連通性問題的情況。ERC檢查電路網(wǎng)表，驗(yàn)證電源連通性、信號(hào)引腳連接以及電路中沒有懸空的輸入輸出。通過ERC，可以確保芯片電路的正確性和連通性，避免潛在的電氣問題。可靠性規(guī)則檢查主要用于驗(yàn)證芯片版圖中的各種可靠性規(guī)則，以確保芯片在使用中能夠滿足可靠性要求。這些規(guī)則包括電遷移（Electromigration）、電流密度（CurrentDensity）、反向漏電壓降（ReverseBiasLeakage），以及熱載流子注人（HotCarrierInjection）等。通過此類規(guī)則檢查，可以提早發(fā)現(xiàn)可能導(dǎo)致芯片失效或性能退化的潛在問題。對(duì)于一些特殊應(yīng)用場(chǎng)景，如：航空航天和核能等，輻射加固非常關(guān)鍵。RHA規(guī)則檢查用于驗(yàn)證芯片版圖是否符合相關(guān)輻射加固要求，以確保芯片能夠在高輻射環(huán)境下正常工作。

2.3性能驗(yàn)證

性能驗(yàn)證則要覆蓋IP核工作溫度范圍和電氣的極限范圍，使用合適的工具和方法對(duì)IP核的性能進(jìn)行測(cè)量。可以使用仿真工具進(jìn)行時(shí)序仿真，評(píng)估IP核在不同工作條件下的延遲、吞吐量和功耗等性能指標(biāo)。通過分析綜合報(bào)告，綜合設(shè)計(jì)的Spec，然后生成設(shè)計(jì)基本參數(shù)評(píng)估報(bào)告。

性能驗(yàn)證主要是對(duì)IP核設(shè)計(jì)規(guī)范已經(jīng)定義了的基本參數(shù)開展評(píng)估，包括了芯片的基本參數(shù)，如：時(shí)鐘主頻、電壓、工作溫度、所用工藝庫等，在整個(gè)評(píng)估過程中首先指定一個(gè)標(biāo)準(zhǔn)的工藝庫，在綜合后的電路中插入掃描電路并形成掃描鏈，應(yīng)用測(cè)試向量自動(dòng)生成工具（ATPG）自動(dòng)產(chǎn)生測(cè)試向量，對(duì)IP核的可測(cè)性質(zhì)量性能進(jìn)行評(píng)估；利用動(dòng)態(tài)平均功耗、靜態(tài)功耗和基于實(shí)際測(cè)試向量下的功耗，對(duì)功耗質(zhì)量進(jìn)行表征，針對(duì)設(shè)計(jì)的功耗分析，通過應(yīng)用測(cè)試向量并分析電路的內(nèi)部結(jié)點(diǎn)活動(dòng)情況來得出功耗的大致分析報(bào)告；通過仿真得出時(shí)序裕量，來評(píng)估IP核的時(shí)序質(zhì)量，時(shí)序裕量越高說明IP核的時(shí)序質(zhì)量越高。具體性能參數(shù)仿真內(nèi)容見表3。

2.4面積檢查

對(duì)IP核的物理面積進(jìn)行評(píng)估和驗(yàn)證，主要用于確定IP核在芯片中所占用的物理空間大小。包括版圖提取：從IP核的版圖中提取出所需的物理尺寸信息，包括面積、周長(zhǎng)、寬度等。這可以通過使用EDA工具（如：布局工具）來實(shí)現(xiàn)。面積計(jì)算：根據(jù)提取的版圖信息，計(jì)算IP核所占用的物理面積。面積對(duì)比：將計(jì)算得到的IP核面積與設(shè)計(jì)規(guī)格或預(yù)期的面積進(jìn)行對(duì)比。如果兩者存在顯著差異，則可能需要進(jìn)一步檢查和調(diào)整IP核的物理實(shí)現(xiàn)，以確保其面積滿足設(shè)計(jì)要求。面積優(yōu)化：如果IP核的面積超出了設(shè)計(jì)限制，需要進(jìn)行面積優(yōu)化。這可能包括對(duì)電路結(jié)構(gòu)進(jìn)行優(yōu)化、調(diào)整IP核的布局和布線、減少不必要的資源使用等。通過優(yōu)化，可以減小IP核的面積，從而降低芯片的總體成本和功耗。

2.5代碼質(zhì)量檢查

為了確保IP核的代碼質(zhì)量，將自動(dòng)調(diào)用EDA工具，通過相應(yīng)的參數(shù)完成對(duì)指定部分的代碼評(píng)估，生成評(píng)估報(bào)告，視評(píng)估報(bào)告情況決定是否對(duì)該部分進(jìn)行改進(jìn)。常用的代碼檢查工具有LEDA、nlint、VN-Check等，通過對(duì)RTL級(jí)代碼的結(jié)構(gòu)做靜態(tài)分析，推斷代碼存在的邏輯錯(cuò)誤、代碼是否可以綜合以及與編碼標(biāo)準(zhǔn)的吻合程度，評(píng)測(cè)指標(biāo)包括Error的數(shù)目、Warning的數(shù)目以及與代碼規(guī)則的吻合程度等。

2.6可交付信息資料

可交付信息資料是IP核設(shè)計(jì)質(zhì)量的重要組成部分，它涵蓋了在將IP核提供給芯片設(shè)計(jì)用戶或集成商時(shí)所需提供的各類文檔和數(shù)據(jù)。這些資料的主要目的是幫助用戶正確理解和使用IP核，確保IP核在芯片設(shè)計(jì)中能夠穩(wěn)定、可靠地運(yùn)行，并且滿足系統(tǒng)設(shè)計(jì)的要求。同時(shí)，完善的可交付信息資料能夠?yàn)橛脩籼峁└尤娴募夹g(shù)支持和參考，有效節(jié)省用戶的開發(fā)時(shí)間和成本，提高整個(gè)芯片設(shè)計(jì)的效率和質(zhì)量，增強(qiáng)產(chǎn)品的市場(chǎng)競(jìng)爭(zhēng)力。可交付信息的類別包括文檔交付、設(shè)計(jì)交付、物理設(shè)計(jì)交付、模型交付、功能驗(yàn)證交付、測(cè)試交付、硅驗(yàn)證交付以及系統(tǒng)應(yīng)用交付等方面。

3 IP核硅驗(yàn)證方法

第二章中IP核設(shè)計(jì)質(zhì)量考核的要求，主要涵蓋了代碼檢查、功能仿真、參數(shù)仿真、綜合等手段。然而，這些仿真和驗(yàn)證手段并不能完全反映IP核設(shè)計(jì)在實(shí)際制造和應(yīng)用中的真實(shí)情況。因此，必須通過實(shí)際流片后的測(cè)試，即IP核硅驗(yàn)證才能全面、準(zhǔn)確地驗(yàn)證IP核自身的指標(biāo)參數(shù)、功能、性能以及可靠性。本章將重點(diǎn)分析IP核硅驗(yàn)證過程中應(yīng)進(jìn)行的可靠性試驗(yàn)內(nèi)容和方法。

3.1IP核硅驗(yàn)證與集成電路試驗(yàn)標(biāo)準(zhǔn)的適用性分析

（1）IP核硅驗(yàn)證測(cè)試質(zhì)量評(píng)估

IP核的硅驗(yàn)證測(cè)試質(zhì)量評(píng)估是確定或驗(yàn)證電路功能和性能的重要方式，對(duì)于驗(yàn)證設(shè)計(jì)、保證質(zhì)量、分析失效以及指導(dǎo)應(yīng)用具有重要意義。然而，由于IP核的交付形態(tài)、屬性特征以及應(yīng)用方式均有別于集成電路芯片，現(xiàn)有的測(cè)試方法在反映和呈現(xiàn)IP核真實(shí)性能方面存在著一定的局限。例如，封裝測(cè)試時(shí)的封裝引腳、寄生參數(shù)以及測(cè)試板等，裸片測(cè)試過程中測(cè)試儀器的去嵌人、校準(zhǔn)等，這些因素會(huì)影響IP核的測(cè)試性能。如何去除這些影響因素，或者對(duì)其進(jìn)行建模分析，擬合測(cè)試結(jié)果與模型參數(shù)，從而得到真實(shí)的性能，目前還沒有很好的解決方案。另外，IP核的集成環(huán)境與測(cè)試環(huán)境之間的差異也可能影響測(cè)試結(jié)果的適用性。

現(xiàn)在還沒有專門針對(duì)IP核硅驗(yàn)證的考核的標(biāo)準(zhǔn)或者規(guī)范，只是在IP核基礎(chǔ)標(biāo)準(zhǔn)中對(duì)IP核的測(cè)試方案、測(cè)試環(huán)境等提出了總體要求，IP核測(cè)試信息主要體現(xiàn)在硅驗(yàn)證交付項(xiàng)中。例如，SJ/T11478-2014《IP核質(zhì)量評(píng)測(cè)》[3中僅規(guī)定了提交硅驗(yàn)證測(cè)試手冊(cè)、測(cè)試報(bào)告等，測(cè)試結(jié)果可以作為IP核應(yīng)用成熟度、質(zhì)量評(píng)測(cè)的參考信息和證明材料。

集成電路標(biāo)準(zhǔn)目前沒有明確規(guī)定IP核硅驗(yàn)證的考核的具體方法和流程，現(xiàn)有標(biāo)GB/T 12750^[4] 只對(duì)集成電路檢驗(yàn)流程進(jìn)行了總體要求（篩選、鑒定和質(zhì)量一致性檢驗(yàn)）。

（2）IP核可靠性試驗(yàn)和檢驗(yàn)評(píng)估

可靠性試驗(yàn)和檢驗(yàn)是為了確保提交的產(chǎn)品符合規(guī)范要求。IP核在規(guī)模、種類以及功能等方面已經(jīng)與傳統(tǒng)微電子器件、IC芯片產(chǎn)生了很大差異，IP核的可靠性技術(shù)面臨著挑戰(zhàn)：電性能的不可測(cè)性、環(huán)境適應(yīng)與機(jī)械應(yīng)力試驗(yàn)的不可模擬性、傳統(tǒng)試驗(yàn)方法的不適應(yīng)性等。

IP核進(jìn)行可靠性試驗(yàn)和檢驗(yàn)時(shí)，需要流片制造得到實(shí)物樣本。所有用于檢驗(yàn)的樣本在適當(dāng)封裝后，應(yīng)進(jìn)行封裝檢查，剔除由于封裝引起的失效樣本。所有IP核樣本都應(yīng)進(jìn)行篩選，通過計(jì)算相應(yīng)的允許不合格品率（PDA），判斷檢驗(yàn)批的質(zhì)量水平，決定接收與拒收。IP核樣本完成規(guī)定的篩選要求之后，應(yīng)從組合好的檢驗(yàn)批或檢驗(yàn)子批中隨機(jī)抽取樣本進(jìn)行后續(xù)的鑒定和質(zhì)量一致性檢驗(yàn)

IP核的鑒定是對(duì)樣品進(jìn)行的一系列完整的檢驗(yàn)，根據(jù)不同需要對(duì)樣品質(zhì)量進(jìn)行全面考核，目的在于確定IP核是否符合規(guī)范要求。質(zhì)量一致性檢驗(yàn)是以逐批檢查為基礎(chǔ)，對(duì)IP核主要質(zhì)量指標(biāo)進(jìn)行考核，用于確定IP核在生產(chǎn)制造中能否保證質(zhì)量持續(xù)穩(wěn)定。

3.2IP核硅驗(yàn)證試驗(yàn)方法

IP核硅驗(yàn)證技術(shù)包括基本功能驗(yàn)證，基本參數(shù)驗(yàn)證，特征性能驗(yàn)證的電性能驗(yàn)證以及IP核環(huán)境適應(yīng)性驗(yàn)證。硅驗(yàn)證的評(píng)價(jià)內(nèi)容如圖2所示。

其中電性能驗(yàn)證包括基本功能驗(yàn)證、基本參數(shù)驗(yàn)證、特征性能驗(yàn)證，通過相關(guān)判據(jù)以評(píng)價(jià)報(bào)告形式說明IP核功能是否正確；基本參數(shù)評(píng)價(jià)覆蓋IP核的直流、開關(guān)、動(dòng)態(tài)特性，通過相關(guān)參數(shù)評(píng)價(jià)及儀器的支持，不僅獲得IP核的參數(shù)評(píng)價(jià)報(bào)告同時(shí)還獲得IP核的信號(hào)完整性模型（IBIS）；通過相關(guān)測(cè)試設(shè)備的支持，完成對(duì)特征性能的評(píng)價(jià)例如高速端口的輸出抖動(dòng)，接收容忍度等評(píng)價(jià)，同時(shí)對(duì)于標(biāo)準(zhǔn)化協(xié)議的物理層（如：PCIE，RapidIO等）還需要進(jìn)行相關(guān)模板測(cè)試碰撞的評(píng)價(jià)，通過前述試驗(yàn)獲得IP核的評(píng)價(jià)報(bào)告，眼圖模板，誤碼率浴盆曲線等。

環(huán)境試驗(yàn)需要通過相關(guān)試驗(yàn)設(shè)備及試驗(yàn)方法對(duì)IP核應(yīng)用的重要環(huán)境適應(yīng)問題，包括溫度環(huán)境適應(yīng)性、工藝適應(yīng)性等，最終以評(píng)價(jià)報(bào)告形式，體現(xiàn)IP核的環(huán)境適應(yīng)性問題。

綜上，IP核硅驗(yàn)證應(yīng)包括以下內(nèi)容。

一是電性能驗(yàn)證，這不僅包括驗(yàn)證IP核功能是否正確，還應(yīng)確保測(cè)試功能的全面覆蓋。同時(shí)，必須進(jìn)行三溫電測(cè)試以及最壞工作條件下的測(cè)試（如：最大工作電壓拉偏測(cè)試等），通過對(duì)硅驗(yàn)證芯片的電測(cè)試，準(zhǔn)確驗(yàn)證IP核功能是否滿足設(shè)計(jì)要求，并全面覆蓋IP核的直流、開關(guān)、動(dòng)態(tài)特性等基本參數(shù)。

二是老煉和壽命試驗(yàn)，通過對(duì)硅驗(yàn)證芯片進(jìn)行老煉和壽命試驗(yàn)，驗(yàn)證IP核在長(zhǎng)期使用過程中的可靠性，確保其在產(chǎn)品的整個(gè)生命周期內(nèi)能夠穩(wěn)定運(yùn)行。

三是環(huán)境試驗(yàn)，針對(duì)IP核可靠性關(guān)鍵因素，開展失效分析試驗(yàn)，如：FIB（聚焦離子束）、X射線、超聲檢測(cè)、SEM（掃描電子顯微鏡）等試驗(yàn)，并合理確定試驗(yàn)應(yīng)力條件和失效判據(jù)，為IP核的可靠性評(píng)估提供科學(xué)依據(jù)。

四是制定IP核硅驗(yàn)證質(zhì)量考核評(píng)價(jià)方案，包括篩選、鑒定檢驗(yàn)及對(duì)應(yīng)的A組、B組、C組、D組和E組檢驗(yàn)等內(nèi)容，對(duì)檢驗(yàn)分組的劃分、不同試驗(yàn)分組的疊加、抽樣方案、失效判據(jù)的合理性進(jìn)行系統(tǒng)驗(yàn)證，確保硅驗(yàn)證過程的科學(xué)性和有效性。

需要特別指出的是，IP核作為集成電路的一種重要形式，在集成到SoC之前，必須經(jīng)過嚴(yán)格的鑒定，以固化其產(chǎn)品設(shè)計(jì)狀態(tài)。盡管IP核分為軟核、固核、硬核3種形式，尤其是軟核不與特定工藝綁定，但對(duì)其進(jìn)行硅驗(yàn)證鑒定仍是十分必要的。然而，質(zhì)量一致性檢驗(yàn)在IP核的復(fù)用過程中則顯得相對(duì)不必要。這是因?yàn)樵贗P核的復(fù)用過程中，主要是代碼、網(wǎng)表和版圖的復(fù)用，只要這些要素和工藝保持不變，其技術(shù)狀態(tài)就不會(huì)發(fā)生變化，因此無需進(jìn)行重復(fù)的質(zhì)量一致性檢驗(yàn)。只有當(dāng)IP核的技術(shù)狀態(tài)發(fā)生變化，或者采用的工藝發(fā)生變更時(shí)，才需要重新進(jìn)行鑒定。

在鑒定前，IP核硅驗(yàn)證芯片應(yīng)按照表4的規(guī)定進(jìn)行嚴(yán)格的篩選，確保用于鑒定的樣本質(zhì)量可靠，能夠真實(shí)反映IP核的實(shí)際性能和質(zhì)量水平。

如果樣本的一個(gè)或多個(gè)參數(shù)的測(cè)試結(jié)果超出規(guī)定值，則該樣本失效。經(jīng)失效分析，如果不合格是由于封裝帶來的，則不計(jì)入PDA。有缺陷的樣品（含組裝中引入的缺陷如開路、短路等）在證實(shí)后確為非芯片原因引起的，應(yīng)予以剔除并替換。

完成規(guī)定的篩選要求之后，應(yīng)從檢驗(yàn)批中隨機(jī)抽取樣本，嚴(yán)格按照表5中規(guī)定的樣本大小和試驗(yàn)要求進(jìn)行選取。表5中的鑒定檢驗(yàn)規(guī)定適用于IP核的初始鑒定以及設(shè)計(jì)發(fā)生變化時(shí)的重新鑒定，確保IP核在不同階段的質(zhì)量都能得到全面、準(zhǔn)確的評(píng)估。

4 結(jié)論和建議

本研究對(duì)集成電路IP核評(píng)測(cè)方法進(jìn)行了系統(tǒng)而深入的探索與研究，取得了以下主要成果

（1）通過對(duì)IP核的實(shí)際需求、研制現(xiàn)狀以及國(guó)內(nèi)外標(biāo)準(zhǔn)的技術(shù)分析，全面揭示了IP核評(píng)測(cè)要求。同時(shí)，深入研究了現(xiàn)有標(biāo)準(zhǔn)在內(nèi)容覆蓋、技術(shù)成熟度、國(guó)際兼容性等方面的優(yōu)缺點(diǎn)，為后續(xù)標(biāo)準(zhǔn)的制定和完善提供了詳實(shí)的參考依據(jù)和重要的理論支撐。

（2）借鑒國(guó)內(nèi)外相關(guān)標(biāo)準(zhǔn)的先進(jìn)經(jīng)驗(yàn)和成熟方法，提出了一套將設(shè)計(jì)驗(yàn)證和硅驗(yàn)證方法有機(jī)結(jié)合的IP核評(píng)測(cè)標(biāo)準(zhǔn)。這一標(biāo)準(zhǔn)體系涵蓋了功能驗(yàn)證、性能驗(yàn)證、面積檢查、代碼質(zhì)量檢查、可交付信息資料以及硅驗(yàn)證等多個(gè)關(guān)鍵方面，能夠?yàn)镮P核的標(biāo)準(zhǔn)化設(shè)計(jì)、驗(yàn)證與交付提供全面、明確且具有實(shí)踐指導(dǎo)意義的規(guī)范，有助于提升IP核的設(shè)計(jì)質(zhì)量，促進(jìn)集成電路產(chǎn)業(yè)的協(xié)同發(fā)展。

在未來的集成電路IP核評(píng)測(cè)標(biāo)準(zhǔn)研究中，應(yīng)進(jìn)一步深化相關(guān)研究工作，持續(xù)完善標(biāo)準(zhǔn)體系，并積極推動(dòng)其在產(chǎn)業(yè)內(nèi)的廣泛應(yīng)用，為我國(guó)電子事業(yè)的長(zhǎng)遠(yuǎn)發(fā)展提供堅(jiān)實(shí)的技術(shù)支撐。

綜上所述，本研究在集成電路IP核評(píng)測(cè)標(biāo)準(zhǔn)領(lǐng)域取得了一定的成果，但仍需在上述方向持續(xù)發(fā)力，以推動(dòng)我國(guó)集成電路產(chǎn)業(yè)不斷邁向新的高度，實(shí)現(xiàn)高質(zhì)量、可持續(xù)發(fā)展。

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