車規級芯片封裝界面可靠性研究進展

中圖分類號：U463.6；TN40 文獻標志碼：B DOI：10.19710/J.cnki.1003-8817.20240166

Research Progressof Automotive-Grade Chip Package Interfaces Reliability

Sheng Fanghui ¹ ，Liang Pengjian2，Ma Baoguang2，Yang Jinglei3，Dai Enqi ⁴ ， Li Xingsen' （1.GuangdongUniversityofTechologyGuangzhou510o6;2.GuangzhouHKUSTFokYingTungResearchInstitute，Guangzhou 511455;3.HongKongUniversityofScienceandTechnology，Hong Kong;4.Guangzhou SinomachLubricationTechnologyCo.Ltd， Guangzhou 510700）

Abstract：Packaging reliability of control chips，which serve as the central components of Electronic Control Units （ECUs），directlyaffcts thesafetyperformanceofautomobiles.Thispapersystematicallyinvestigates the mechanism of delamination failure of twomainstream ECUarchitecturesnamely Microcontroller Unit （MCU）and System-on-Chip （SoC）based on composite load characteristics of mechanical vibrationand temperature shock under typicalconditions of automobile.Theresearch resultsindicate that under multi-load coupling，interface bonding strength attenuationand thermal mismatchingof materials causedbyperformance degradationof key positions likedie atach interface，wirebond interfaceandunderfillpacking layeraretheprimaryfactorsinducingdelamination failure. This paper compares the application of threefinite element analysis techniques—Virtual Crack Closure Technique （VCCT）， J? -integral，and Cohesive Zone Model （CZM），which indicates that CZM hasinterface representational dominance under large deformation condition of nonlinear material，while J -integralisapplicableto smalldeformation fracturezoneof nonlinearmaterial，andVCCThasadvantagesincomputational eficiencyintheanalysisof linear elastic steady-state crack propagation.

Keywords：Interfacedelamination，Finiteelementanalysis，Automotive-gradechip，Reliability，Extenics

1前言

在汽車智能化發展趨勢的推動下，電子電氣架構正由分布式向集中化的轉變1。汽車電子控制系統作為電子電氣系統的重要組成部分，主要由傳感器、電子控制單元（ElectronicControlUnits，ECUs）以及執行器組成2。在傳統的分布式架構中，ECUs的控制芯片主要為低算力的微控制器（MicrocontrollerUnit，MCU），MCU的局限性使其只能控制一定的功能特征，為滿足整車功能需求，需搭載100余個ECUs，系統冗余復雜[。為此，新一代架構采用域集中和中央集中的模式，采用系統級芯片（SystemonChip，SoC）作為控制芯片，將ECUs中專用集成電路（Application-SpecificIntegratedCircuit，ASIC）、中央處理單元（CentralProcessingUnit，CPU）、圖像處理單元（GraphicsProcessingUnit，GPU）、現場可編程邏輯門陣列（Field-Programmable Gate Array，FPGA）等組件集成于單一硅片，實現數據傳輸的低延遲和高吞吐率等，目前已逐漸成為汽車電子控制系統中的主流控制芯片[4-6]

車規級芯片的可靠性是汽車安全性能的重要考量指標，芯片封裝的高可靠性尤為關鍵。在應用中，車規級芯片的工作環境伴隨著機械振動、沖擊、溫度循環等，界面分層是影響芯片封裝可靠性的重要因素7-9]，研究指出，影響界面分層的主要原因可分為2類：一是由于芯片組件間熱膨脹系數不同導致界面應力增大，引發界面分層[10-12]；二是由于封裝體內部產生的熱量受內部裂縫、孔隙等缺陷阻礙，使熱量傳遞受阻，造成熱應力累積，最終導致封裝體出現裂紋甚至裂紋擴展[13-14]

在結構和熱傳導分析中，有限元分析具有良好的適用性，是當前應用較廣泛的數值模擬方法，在芯片封裝領域，與傳統試驗相比，有限元分析技術通常不受尺寸和結構復雜度的影響。在封裝界面分層失效問題中，有限元分析通過建立封裝模型，對材料、結構和載荷等因素進行精確數值模擬，獲取應力、應變及位移等關鍵參數，有助于分析界面分層失效機理?；诖?，本文將對控制芯片封裝界面可靠性及其影響機制進行綜述，并根據斷裂力學學科框架，闡述有限元分析技術在芯片封裝界面分層失效中的研究現狀。

2車規級計算芯片封裝概述

2.1車規級計算芯片封裝技術概覽

在微電子領域，封裝使芯片與外界隔離，可免受或減輕環境因素（灰塵、水汽等）和物理因素（劃傷、振動等）的影響，對確保電子器件的性能和壽命至關重要[15。由于車規級SoC與MCU的設計目標與集成度不同，在封裝形式上存在差異。MCU主要集成CPU、內存及引腳等，集成度較低，封裝形式多樣，通過調研NXP、RENESAS、TexasInstruments等車規級MCU頭部企業可知，MCU預設封裝形式多為四邊扁平封裝（Quad FlatPackage，QFP）、無引腳四方扁平封裝（QuadFlatNo-lead，QFN）、球柵陣列封裝（BallGrid Array，BGA）或三者家族系列，如低型四方扁平封裝（LowProfileQuadFlatPackage，LQFP）、無引腳四方扁平封裝（LeadlessQuadFlatNo-lead Package，LQFN）、細間距球柵陣列封裝（Fine-pitch Ball GridArray，FBGA）等，如表1所示。由于SoC集成度較高，往往需要使用高性能的封裝技術，如BGA、倒裝芯片芯片級封裝（Flip-ChipChipScalePackage，FC-CSP）等，以支持更多的I/O端口，實現更好的熱管理和更小的形狀因子[，國內外重要廠商的SoC產品線如表2所示[4，17]。參考美國車規級芯片可靠性標準AEC-Q1OO：Stress Test Qualification forIntegratedCircuits，計算芯片在不同應用場合下可采用不同的封裝形式，以降低成本，但均需將芯片貼裝到基板，并通過不同的連接方式將硅片表面電路與封裝引腳連接。

2.2 車規級芯片工作環境

車用芯片的工作環境受安裝位置的影響，多數情況下，汽車運行環境為多因素耦合作用，這使電子器件面臨極為嚴酷的考驗，但汽車在使用過程中，整車環境負荷呈現較強的非均勻性，為降低測試工作量和成本，需對不同安裝位置的電子器件測試條件與項目進行分類度量。根據AEC-Q100，將器件分為4個等級，如表3所示，可根據汽車不同功能域所用電子器件選擇合適的等級。汽車功能域中，動力系統所在的環境最為復雜，如表4、表5所示[2.15]，受發動機、非剛性連接的柔性進氣管、變速器與減速器等內、外環境共同影響，同時受整車車體與骨架的機械振動作用，對動力系統中電子器件的可靠性提出較高要求。

3芯片可靠性問題及其影響機制

車規級控制芯片主要失效模式可分為晶圓級與封裝級[，芯片服役過程中，失效多為多因素耦合引起，但研究發現，造成芯片失效的外部原因主要為熱應力[17-18]，從微觀角度看，在鍵合過程中，金屬間化合物（IntermetallicCompound，IMC）的生長和不同金屬的擴散等使界面性能退化，對芯片封裝的可靠性產生較大影響。本文將針對封裝可靠性問題，梳理貼片材料、芯片互連材料和密封材料之間在多場耦合作用下的失效模式。從芯片封裝的系統性角度出發，失效通常表現為連接界面處分層或開裂，如貼片界面、引線鍵合（WireBonding）界面、底部填充膠（Underfill）界面及本體中鈍化層（Passivation）破裂[19-20]

3.1 貼片界面可靠性

在先進封裝技術中，芯片鍵合技術用于將完成切割的晶圓（Die）安裝在基板（Substrate）或引線框架上。為實現芯片鍵合，Die安裝結構可分為引線鍵合與倒裝芯片鍵合21，如圖1所示。從鍵合工藝上看，芯片鍵合主要有黏合劑鍵合、共晶鍵合、軟焊料鍵合、金屬燒結鍵合[22-23]。

黏合劑鍵合所采用的材料多為環氧樹脂，作為一種熱固型高分子聚合物，環氧樹脂固化反應時的收縮率小尺寸穩定性好，但韌性較差，在外部載荷沖擊或內應力作用下，極易形成界面分層。固化后的環氧樹脂具有絕緣性，通常作為基體填充銀離子形成導電膠，導電膠環氧樹脂可實現芯片底部與基板之間的電氣連接，但受導熱能力差的影響，在高溫下粘結芯片與基板的能力比較弱，易發生分層失效。特別地，高集成度的芯片周邊互聯間距較小，導電膠受芯片和基板表面自由能及放置時間的影響，會出現“溢出\"現象，當溢出嚴重時，溢出物與電路或相鄰焊盤覆蓋互聯，影響引線鍵合連接強度，造成開裂等失效，同時，銀離子會導致電化學遷移，造成芯片短路[24]。

共晶鍵合（EutecticBonding）是將預制的共晶層、焊膏等加熱到共晶點附近熔融形成具有良好機械和電學性能的IMC，進而實現金屬鍵合。IMC是影響共晶鍵合可靠性的關鍵因素，其組成成分受溫度和鍵合材料的影響，如 Au-Sn 合金，在共晶點下主要有 Au_sSn 相與 AuSn 相組成，如果溫度在其共晶點溫度下，則形成的化合物由 AuSn₂ 與 AuSn₄ 組成，后者形成的2種化合物韌性較差，影響鍵合可靠性。

當前，軟焊料鍵合多采用無鉛焊料， SnAgCu 合金最為常用，焊料鍵合與共晶鍵合相似，在連接表面均會形成金屬間化合物，如圖1c所示， Hu 等[25]利用背散射電子成像（BackScatteredElectronImaging，BSE）技術觀察到在 Sn0.7Cu 焊料體系中，在溫度為 240°C 的條件下， Sn0.7Cu 和 Cu 襯底之間存在 Cu₆Sn₅ 金屬間化合物，如圖2所示，IMC受焊接溫度影響，比較 Sn0.7Cu/Cu，Sn0.7CuO.7Bi/Cu 和Sn0.7Cul.3Bi/Cu 3 種焊料體系在不同焊接溫度下的IMC厚度后發現，隨著溫度變化，不同焊料層的IMC厚度呈線性規律，如圖3所示。隨著溫度的升高， Sn0.7Cu 和Cu體系中由之前單層IMC開始出現Cu₃Sn 層，如圖2b所示。安彤等2認為焊點失效模式隨IMC厚度的增加可分3種：靠近焊料（Solder）/IMC界面處；沿著IMC中 Cu₆Sn₅ 凸出部分開裂；Cu₆Sn₅ 體內開裂，如圖4所示。

IMC的性能對共晶鍵合和焊料鍵合可靠性至關重要。受IMC的脆性影響，鍵合質量敏感性增大，IMC造成鍵合失效是多因素耦合作用的結果，如加工工藝造成的共晶層局部溫度差異，影響金屬間化合物形成速率和分布，造成IMC分布不均所產生的局部應力集中等。IMC在形成的過程中通常伴隨著一種金屬向另一種金屬的擴散，金屬間擴散速率不同，擴散速度快的區域形成大量空位，在空位連成片后形成空洞，即Kirkendall空洞現象，如圖5所示，胡會能等3研究表明， Au-Al 鍵合過程中，IMC隨擴散過程不斷推進成分占比的改變，如圖6所示， 400°C/1h.400°C/2h.400°C/3h 3 種工況下樣品失效模式均為 Au 一側鍵合點失效，這是由于Au的擴散速度高于Al，導致Au出現Kirkendall空洞現象，由此表明，Kirkendall空洞現象相較于IMC的脆性，對鍵合的可靠性影響更大。Matljasevic等3指出，機械振動和熱失配等可激發空洞的形成，從而降低芯片與基板間的結合力，導致界面分層失效，影響整體的可靠性。

目前，針對IMC的研究較多，主要有IMC的構成、形成動力學、硅基板對IMC形成的影響以及IMC對鍵合可靠性的影響等，隨著封裝技術的不斷發展，需要研究新材料新工藝對IMC形成和性質的影響，在有限元分析工具的輔助下，可跨尺度分析宏觀與微觀結構特征對IMC力熱性能的影響，調控鍵合條件實現可靠性正向設計，還可考慮IMC層與其他失效機制的相互作用，如IMC層與電遷移、熱遷移等。

燒結銀是金屬燒結鍵合的常用材料，依靠銀微粒表面的銀原子與基板或晶片表面的銀鍍層之間的擴散鍵合，有別于金屬鍵合，長時間高溫環境下不會出現金屬退化，多用于功率半導體芯片。與其他鍵合方式類似，芯片鍵合失效主要原因有2個，一是受鍵合面組織穩定性影響，如金屬化合物生長等，二是受材料力學性能影響，在長時間高溫或溫度循環條件下，材料受熱膨脹系數與蠕變應變疊加影響，不同的熱膨脹系數引起的累積塑性變形與蠕變應變共同作用會造成基板等組件翹曲變形并引發斷裂失效。

3.2底部填充膠界面可靠性

對于采用FC-BGA、CSP等封裝形式的MCU或SoC芯片，為增強芯片與基板間的連接強度并減少應力沖擊，多采用Underfill對芯片底部進行填充。在車規級芯片中，Underfill受冷熱循環、機械振動及本身固化所產生的殘余應力的作用，常見的失效模式有Underfill/Die、Underfill/Passivation、Underfill/焊料掩膜（SolderMask）界面分層及Underfill本體開裂[20.33]。研究表明，評估芯片與Underfill界面可靠性的關鍵因素之一是界面斷裂韌性，界面裂紋的快速擴展會直接影響焊點的完整性，進而導致系統故障[34]。

3.3 引線鍵合

隨著芯片封裝向著小型化、功能集成方向發展，引線鍵合可靠性失效問題變得尤為突出。引線鍵合多采用金線、鋁線或銅絲等，通過熱壓、超聲等技術將引線鍵合至焊盤上，如圖7所示。隨著芯片封裝焊盤間距變窄，在引線鍵合受工藝、熱應力等的作用下，可靠性問題多集中在鍵合點斷裂、鍵合絲脫落及鍵合絲斷裂等方面，如圖8所示。SchafftHA2對引線失效問題進行綜述，提出金屬鍵合可靠性主要受金屬間化合物、Kirkendall空洞、劣質材料及鍵合工藝等影響。溫度場是影響引線鍵合體系可靠性的重要因素，因鍵合絲與芯片焊盤、管殼內引腳表面金屬材料不同，須考慮鍵合系統之間的界面效應，ParkJ等[2]研究了高溫存儲（High Temperature Storage，HTS）下環氧樹脂、界面粗糙度等因素對QFP封裝中Au-Al、合金-Al引線鍵合界面退化的影響，結果表明，環氧樹脂可提高鍵合的可靠性，合金元素可降低IMC的生長動力學，在高溫條件下可提供彈性行為。受熱膨脹系數失配影響，金屬引線體系受熱應力共同的作用，出現金屬線在黏附區移位，導致界面分層，VanDrielWD等的有限元分析結果表明，界面分層是引線鍵合失效的主要因素。

3.4 鈍化層可靠性

鈍化層是指覆蓋在半導體芯片表面的一層較薄的絕緣材料，通常由硅氧化物（ SiO₂ ）、硅氮化物（Si₃N₄ ）構成。鈍化層失效的原因通常為：由于塑封材料與硅芯片熱膨脹系數不同，在溫度循環過程中產生的熱應力導致硅晶片表面受到剪切應力的作用，使金屬電極產生棘輪塑性變形，金屬電極在剪應力的作用下向中心做棘輪狀移動，拉動覆蓋其上的鈍化層一起向中心移動并產生較大應力，從而使鈍化層中的裂紋多次萌生并穩定生長，如圖9所示，剪應力 τ 從邊緣指向中心，引起鈍化層開裂[35]。

綜上，對界面分層失效建立關系元模型庫，由關系名 前項 c_r1 、后項 c_?r2 、影響因素 c_r3 特征及相應量值 v_r1?v_r2?v_r3 構成3維關系元：

模型中前項與后項的對應關系有Die與Substrate、Underfill 與 Die、Underfill 與 Passivation、Underfill與SolderMask、鍵合絲與焊盤等，失效的主要影響因素有IMC、Kirkendall空洞、熱失配及蠕變等。

4有限元分析技術在芯片封裝界面分層失效中的應用

傳統的基于試驗數據及數理統計的界面可靠性分析技術為早期封裝設計和材料評估提供了基礎，但在高精度、高效率以及復雜環境模擬的需求下，局限性逐漸顯現。而由失效物理原理發展出的物理模型大幅提升了分析結果的準確性。當前，利用有限元分析（FiniteElementAnalysis，FEA）技術模擬封裝結構在制造和實際使用過程中的物理行為，有效幫助了研究人員理解和預測可能導致失效的因素，進而優化設計和工藝，提高產品的可靠性的同時，縮短了產品開發周期，減少了昂貴的原型測試和迭代設計。

分層破壞可視為裂紋的萌生與擴展過程，因此，斷裂力學可為分析芯片界面分層問題提供理論依據[36-38]，借助有限元技術、結合斷裂力學和非線性材料行為模型可進一步模擬和分析材料分層、裂紋擴展等現象，實現對復雜界面分層機制的探究。Griffith理論是脆性斷裂力學的基礎，其闡述了在脆性材料中，當裂紋尖端區域釋放的能量達到臨界值 G_c 時，將觸發裂紋擴展，該理論通過引人應變能釋放率（EnergyReleaseRate，ERR）將裂紋的能量條件與材料的斷裂特性緊密聯系起來。Griffith理論表達式為：

式中： G 為應變能釋放率， B 為裂紋厚度， α_a 為裂紋長度， γ_s 為材料表面能[39]

基于Griffith理論的研究， IrwinGR 提出應力強度因子 K ，用于描述線彈性材料局部裂紋尖端應力場的強度，將裂紋尖端應力場與應變能釋放率聯系起來。在平面應力和平面應變條件下，根據裂紋擴展模式，將應力強度因子分別表示為 K_I，K_II，K_III， 其中，平面應變條件下應力強度因子 K 可表示為：

平面應力條件下，應力強度因子 K 為：

式中： σ 為應力， Φ_a 為裂紋長度， F（a/W） 為關于幾何形狀的函數，v為泊松比[39-41]。

基于上述理論，在有限元分析技術的框架下，存在多種計算ERR的方法，其中包括虛擬裂紋閉合技術（Virtual Crack Closure Technique，VCCT） ?J 積分等[42-43]。其中，利用VCCT求解ERR的基本原理是在裂紋擴展微小位移所需能量與將此裂紋閉合所需能量相等的基礎上，利用有限元分析得到裂紋尖端擴展前后的節點力及位移，計算得到裂紋閉合過程中所需的能量，并將該能量與裂紋擴展的面積相比，獲得能量釋放率，如式（4）所示，最后將計算所得的能量釋放率與材料的斷裂韌性進行比較，以判斷分層是否會擴展。

式中： F 為裂紋兩側節點閉合所需要的力； Δu 為節點位移量； b 為樣品厚度； Δa 為裂紋擴展的長度，如圖10所示[37，44-46]

在實際應用中，ShihMK等28為預測QFN封裝中環氧樹脂模塑料（Epoxy MoldingCompound，EMC）與銅引線框架之間的分層風險并評估封裝的可靠性，采用ANSYS有限元仿真軟件，結合VCCT對雙懸臂梁（DoubleCantileverBeam，DCB）測試進行模擬仿真，計算得到臨界應變能釋放率（StrainEnergyReleaseRate，SERR）與試驗結果差異小于 9.5% ，證明該模型在預測分層問題中的準確性。顆粒增強復合材料在車規級控制芯片中廣泛應用，為探究其斷裂性能， Sun^[47] 基于全局-局部有限元方法建立了多尺度模型研究 SiO₂ 納米顆粒增強環氧樹脂復合材料的斷裂性能，在模擬裂紋擴展和計算能量釋放率方面，采用VCCT技術，試驗結果表明，斷裂韌性和臨界應變能釋放率的仿真結果與試驗數據具有極好的一致性。Wang等[33]基于二維VCCT技術分析了Underfill與Die、Underfill與鈍化層、Underfill與阻焊層雙材料界面處裂紋擴展行為，通過計算ERR、相位角等斷裂力學參數，預測不同界面裂紋擴展趨勢以及封裝可能的破壞行為，同時研究了不同溫度對ERR的影響，結果表明，在熱載荷下，不同界面的裂紋擴展表現出明顯差異，其中，Underfill與鈍化層界面出現分層風險最高，之后依次是Underfill與Die界面、Underfill與阻焊層界面，同時，該研究強調ERR隨溫度變化而變化，當溫度低于Underfill的玻璃化轉變溫度 T_g 時，ERR隨溫度升高而提高，當達到 T_g 時，ERR受Underfill軟化與熱失配影響。

VCCT技術能夠準確計算雙材料界面分層時的能量釋放率，這對評估界面斷裂韌性和預測裂紋擴展行為至關重要，應用VCCT技術進行裂紋擴展模擬可分為3步：預先定義裂紋、計算能量釋放率、裂紋擴展模擬。在此過程中受VCCT局限性影響，需要考慮裂紋尖端網格劃分的質量，根據式（4）可知，ERR的計算值受 Δa 的影響。另外，VCCT技術基于線彈性斷裂力學（LinearElasticFractureMechanics，LEFM）原理，適用于小尺度塑性變形和線彈性行為材料，而不能保證非線性或大變形行為材料計算結果的準確性[48-50]。

隨著斷裂力學理論的不斷發展，Rice基于線性及小變形假設提出 J 積分理論，旨在通過二維積分描述裂紋尖端附件的應力與應變狀態，結果表明，當裂紋尖端周圍輪廓 J 積分值達到臨界值 J_c 時，裂紋開始擴展；線彈性材料的 J 值與ERR相同；在彈塑性條件下， J 積分仍可作為度量層間斷裂韌性的工具，定量描述裂紋尖端區域應變場的強度[5]，其表達式為：

式中： w 為應變能密度； T 為裂紋尖端在平面內的任意一條曲線，如圖11所示； σ_ij 為應力張量； E_ij 為應變張量； T_i 為 T 上任意一點的應力； ?u_i/?x 為某點的位移 （u_i） 在 x 方向上的位移梯度； ds 為沿路徑 T 上的微元[17，52]

式（5）中第一項表示裂紋擴展過程中釋放的應變能，第二項表示裂紋擴展過程中外力所做的功。

J 積分具有守恒性，因此，積分的數值與選取的路徑無關，使分析過程中避免了裂紋尖端大范圍塑性變形的計算，且降低了計算的難度[40]。Lim等[53]通過有限元分析模擬 J 積分量化Si芯片裂紋尖端的能量釋放率，研究了BGA封裝芯片在熱-機械載荷下的裂紋擴展機制，并利用中心復合設計的響應面方法確定了影響裂紋擴展的主要因素。

VCCT與 J 積分均基于能量法求得能量釋放率，且兩者的求解式均需在模型中預定義裂紋，預定義裂紋的尺寸將影響計算結果。與VCCT相比，J 積分不需要精細的網格尺寸即可求得準確的結果[48]。Zhong等[3分別應用VCCT與 J 積分方法對倒裝芯片封裝中的Underfill界面分層問題進行有限元分析，在進行網格獨立性驗證后，仿真結果表明，2種方法獲得的能量釋放率存在差別，且VCCT求得的結果通常高于 J 積分。

內聚力模型（CohesiveZoneModel，CZM）最初由Dugdale和Barenblatt提出，用于描述脆性材料及韌性材料裂紋尖端附近的應力場[26，54-55]，，當前已發展成為分析材料分層及斷裂問題的重要理論和數值工具[5。以Dugdale-Barenblatt（D-B）理論為基礎，眾多學者提出了多種內聚力模型，包括雙線性、梯形、指數型及多項式等形式。與VCCT和 J 積分方法不同，CZM提供了一種描述裂紋擴展和材料損傷演化的連續方法，消除了裂紋尖端奇異性問題。在FEA框架下，可通過引入損傷變量和相場變量模擬裂紋擴展過程，從而間接獲得能量釋放率，適用于模擬復雜的裂紋形態和裂紋分叉行為。

圖12所示的雙線性內聚力模型計算過程簡單有效，在有限元分析軟件中應用廣泛[58-59]，該模型主要包括線彈性所代表的損傷開始階段與線性損傷演化，其控制方程為[57，60]：

式中： σ 為法向應力值， τ 為切向應力值，δ為位移，σ_max，τ_max 分別為法向、切向最大應力值， δ_n⁰?δ_t⁰ 分別為裂紋界面法向、切向張開位移值， δ_n^f，δ_t^f 分別為最終開裂法向、切向位移值。

Zan等5通過ANSYS有限元軟件，利用雙線性CZM模型模擬端部缺口彎曲（End-NotchedFlexure，ENF）試驗，獲取載荷-位移曲線描述鍍鎳多壁碳納米管增強燒結銀的斷裂過程，為得到準確的模型參數，通過不斷將模擬得到的載荷-位移曲線與試驗數據進行對比，調整CZM參數，直到模擬結果與試驗結果吻合，進而確定CZM模型參數，成功得到鍍鎳多壁碳納米管增強燒結銀的CZM模型，與試驗結果具有較好的一致性，作者認為，通過該方法能夠精確的獲取材料受載時的斷裂和分層行為，為電子封裝中的材料設計和可靠性評估提供了有價值的理論和數值工具。

關于沖擊載荷下芯片封裝的可靠性問題，Zhang等[7利用雙線性CZM模型和子模型技術模擬了BGA封裝中IMC的失效模式，結果表明，CZM適用于模擬BGA跌落可靠性的研究。于飛等[考慮在低速沖擊損傷中，傳統CZM模型無法描述復合材料層內裂紋和應力對界面分層的影響，通過修正界面單元內聚力本構模型中損傷起始準則，提出一種改進的CZM模型，結合層合復合材料失效準則，計算出不同鋪層和材料屬性下的低速沖擊損傷狀態，損傷面積與試驗結果吻合較好。

相較于VCCT與 J 積分，CZM不需要預制裂紋即可提供一種強大的框架來模擬材料的斷裂過程，在芯片封裝領域越來越多的學者利用CZM模型模擬其分層問題，3種方法的對比如表6所示。盡管目前CZM技術已經成熟，但還有一些問題需要研究，主要包括：

a.參數確定的復雜性。CZM模型準確性依賴模型參數的選擇，如臨界應力、界面剛度、斷裂能等，臨界應力試驗很難表征損傷的萌生，因此，在實際中常采用層間強度，而層間強度用于表征層間宏觀破壞，顯然，黏聚強度小于層間強度。Liu等面對EMC界面分層問題，提出一種VCCT與CZM相結合的仿真方法，利用VCCT計算界面分層過程中的SERR，基于四點彎（4PB）得到的載荷位移曲線，反推出剛度 K_nn 與臨界應力，通過不斷對比仿真結果與試驗結果，獲取最終的CZM參數。

b.計算資源的需求。為保證計算精度，在黏聚區需要精細化網格，與VCCT和 J 積分相比，CZM可能需要更多的計算資源[38，45，48，62]

5 結束語

MCU及SoC芯片封裝的可靠性研究是保障ECUs服役性能的關鍵基礎。本文系統梳理多物理場耦合作用機制下芯片封裝失效機理，同時探討了有限元數值模擬技術在封裝界面分層失效預測中的應用進展。已有報道表明，封裝結構失效主要集中表現在芯片鍵合、Underfill、Wire Bonding及Passivation四大關鍵界面，失效機理可歸結為：異質材料CTE失配引發的內應力；由Cu-AI等二元金屬體系在溫度梯度下的非對稱擴散速率引發的金屬互連體系中的Kirkendall空洞現象；在高溫或長期服役條件下，2種金屬元素通過擴散反應形成的IMC。

有限元分析方法體系中，針對封裝界面分層失效問題，目前主要采用VCCT、J積分和CZM3種方法。VCCT基于線性彈性斷裂力學理論，通過構建虛擬裂紋擴展路徑，計算裂紋擴展過程中能量釋放的情況。該方法要求預先設定裂紋擴展路徑，因此，在復雜三維結構的適應性上存在一定局限。與此不同，J積分基于彈塑性斷裂力學理論，通過路徑無關積分表征裂紋尖端應力應變場的強度，適用于分析小變形、非線性材料中的裂紋擴展行為。CZM則采用損傷力學框架，模擬裂紋擴展過程中的界面損傷及材料的非線性行為。CZM方法與VCCT和J積分的最大區別在于不要求預設裂紋，而是通過描述界面損傷的累積演化來預測裂紋的擴展臨界條件，因此更適用于分析大變形和非線性材料。

綜上所述，芯片封裝的失效機制是多方面、多因素共同作用的結果，通過有限元分析方法，研究人員能夠更精確地預測和分析芯片封裝在不同工作條件下的性能變化及失效行為，但隨著2.5D/3D封裝技術的發展，為進一步提高封裝技術的可靠性，未來可建立多尺度耦合分析框架及發展深度學習代理模型，為芯片封裝可靠性研究提供更加高效的技術手段。

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