基于FPGA的DDS快速跳頻參考源設計

中圖分類號：TP772 文獻標識碼：A文章編號：2096-4706（2025）12-0032-05

Design of the DDS Fast Frequency Hopping Reference Source Based on FPGA

WANG Meng12， LIU Qin12， ZHAO Lei1.2 （1.Ceyear TechnologiesCo.，Ltd.，Qingdao，China; 2.Electronic Measuring Instrument Technology Innovation Centerof Shandong Province， Qingdao ，China）

Abstract： This paper proposes a design scheme of DDS fast frequency hopping reference source based on FPGA. A reference source is designed withahigh-stabilityOven-Controled Crystal Oscilltor（OCXO），asmallintegratedPLLchip LMX2572，andahigh-performance DDSchipAD9956as thecore，andtheDDS reference source isused todriveahighfrequencybroadbandfrequencysynthesizerbasedonaPLL.TheprincipleoftheDDSreferencesourceisintroduced，andthe generation of a reference signal with a frequency range of 50～100MHz ，a frequency resolution less than 0.005Hz， a frequency switching time shorter than 6O ns，and a single-sideband phase noise less than zisachieved.TheDDS referencesource designed bythisshemenotonlyhasthe advantages ofhighfrequencyresolution，low phase noise，smallsize， andlowpowerconsumption，butalsocanperfofastfrequencyhoppinginthre modesincudingsingletone，no-dwelllinear sweep，and linear sweep.

Keywords： PLL; FPGA; fast frequency hopping;DDS

0 引言

參考源作為基于PLL的高頻寬帶頻綜的關鍵部件，廣泛應用于矢量信號發生器、移動通信裝置、雷達、矢量網絡分析儀、半導體測試機等電子系統H，傳統基于PLL的高頻寬帶頻綜[多采用固定頻率參考源，不僅頻率分辨率較低，相噪也較差。為實現基于PLL的高頻寬帶頻綜的相位噪聲、頻率分辨率和頻率切換時間等關鍵指標，可以采用DDS作為參考源，選取具有高頻率分辨率、低DAC輸出相噪和高時鐘速度的DDS芯片AD9956，并用它設計基于FPGA控制的DDS參考源，該DDS參考源既可為基于PLL的高頻寬帶頻綜提供固定頻率的點頻參考信號，也可為基于PLL的高頻寬帶頻綜提供快速線性掃描的參考信號，使DDS參考源 +PLL 高頻寬帶頻綜兼具高分辨率和寬頻帶[3的特點，可廣泛應用于電子系統的小型化頻綜中。

1DDS參考源驅動PLL基本原理介紹

1.1 DDS參考源驅動單環PLL

DDS參考源 + 單環PLL寬帶頻綜的結構框圖如圖1所示，其中DDS參考源用來產生單環PLL的參考信號 F_ref ，單環PLL是一種用于實現輸出信號 F_o 和參考信號 F_ref 的頻率、相位同步的反饋控制電路。單環PLL主要由寬帶VCO、功分器、 N 分頻器、鑒頻鑒相器（PFD）和環路濾波器（LPF）組成，寬帶VCO的輸出信號 F_o 經功分器和 N 分頻器后產生PFD的反饋信號 F_fb ，PFD對輸入參考信號 F_ref 和反饋信號 F_fb 進行相位比較，若兩者存在誤差，則PFD會輸出代表相位誤差的電流信號CP，經環路濾波器（LPF）對CP中的高頻成分和遠端噪聲進行濾波后，產生寬帶VCO的調諧電壓 V_t ，寬帶VCO根據調諧電壓 V_t 調整其輸出信號的頻率，直到參考信號 F_ref 和反饋信號 F_fb 頻率、相位達到鎖定狀態，此時DDS參考源 + 單環PLL寬帶頻綜鎖定。

1.2 DDS參考源驅動多環PLL

DDS參考源 + 多環PLL寬帶頻綜的結構框圖如圖2所示，其中DDS參考源用來產生多環PLL的參考信號 F_ref ，多環PLL通常由VCO主環和取樣本振環組成，VCO主環包含寬帶VCO、功分器， N 分頻器、射頻開關、混頻器、鑒頻鑒相器（PFD）和環路濾波器（LPF）等器件。多環PLL基于PFD、LPF和寬帶VCO，通過分頻模式和取樣模式的協同工作，使DDS參考源 + 多環PLL寬帶頻綜的輸出信號 F_o 鎖定到與參考信號 F_ref 相關的頻點。多環PLL的分頻模式用于初始調諧，此模式相位噪聲指標較差，而取樣模式通過在反饋回路引入取樣下混頻，降低了反饋回路分頻比，可獲得更低的近端相位噪聲。

圖1 DDS+ 單環PLL寬帶頻綜結構框圖

DDS參考源系統中恒溫晶振產生 100MHz 參考信號，此信號經LPF濾波后進入集成了VCO、鑒相器和 N 分頻器PLL芯片LMX2572，利用FPGA對LMX2572進行控制，使LMX2572輸出一個400MHz 參考信號，此參考信號經聲表濾波器濾波后作為AD9956的參考輸入信號，利用FPGA對AD9956進行控制，使AD9956輸出 50～100MHz 的信號，此信號再經變壓器、LPF和放大器[4后，產生DDS參考源系統的輸出信號。

2.1參考時鐘單元設計

參考時鐘單元用于產生AD9956的 400MHz 參考輸入信號，為提高AD9956輸出信號的相噪和雜散指標，選用高穩超低相噪的恒溫晶振（OCXO）和低相噪的寬帶頻率合成器LMX2572。LMX2572內部集成VCO的輸出頻率高達 6.4GHz ，利用外部環路濾波器和內部輸出通路整數 N 分頻器可輸出 400MHz 信號。

圖2 DDS+ 多環PLL寬帶頻綜結構框圖

圖3DDS參考源系統結構框圖

圖4DDS結構框圖

LMX2572環路濾波器的設計會影響參考時鐘單元的雜散抑制、頻率切換時間、相噪[5等指標，設計LMX2572環路濾波器為三階無源低通濾波器，環路帶寬約 30kHz ，可以有效降低LMX2572的帶外雜散，提高相噪指標。

2.2 DDS單元設計

DDS由系統時鐘 f_s 、相位累加器、相幅轉換器和D/A轉換器[組成，如圖4所示。相位累加器在系統時鐘 f_s 的驅動下，以頻率控制字 f_c 為步進進行相位累加，相位累加器輸出的值和相位控制字 p_o 求和得到相位值，相位控制字 p_o 主要用于控制輸出信號 f_out 的初始相位[。相幅轉換器會根據相位值輸出相應的數字幅值，數字幅值經DAC轉換為模擬信號 f_out 后輸出。

AD9956是一款高性能DDS芯片，具有高分辨率、低相噪和低雜散特點，其 51.84MHz@100Hz 的殘余相位噪聲為 -125dBc/Hz ，AD9956在輸出 80MHz 時的窄帶無雜散動態范圍為 -85dBc 。DDS單元輸出通路上的低通濾波器采用高階橢圓低通濾波器[8]，截止頻率設計為約 120MHz ，可以很好地抑制AD9956輸出信號的雜散。

3DDS參考源系統的控制設計

3.1 LMX2572控制設計

LMX2572是一款小型集成化PLL芯片[3，功率僅 0.25W ， 6.4GHz 載波時的相噪可達 -106dBc/ ，頻率切換時間低于 20μs 。如圖5所示，LMX2572內部集成了寬帶VCO、鑒相器、反饋 N 分頻器、輸出分頻器等器件，可輸出 0.0125～6.4 GHz的射頻信號。

圖5LMX2572功能框圖

參考源系統的總體控制方案基于ARM+FPGA的多處理器硬件架構，ARM通過系統總線與FPGA進行交互。如圖6所示，在上位機進行簡單的操作，就能利用FPGA對LMX2572內部的各寄存器進行配置，實現LMX2572輸出頻率和輸出功率的改變。

圖6LMX2572控制設計框圖

LMX2572內部集成VCO輸出信號頻率的公式為：

f_vco=f_pd（N_pLL+N_frac）

其中， f_pd 表示鑒相器的鑒相頻率[]，由 100MHz 參考輸入經LMX2572內部2倍頻得到 200MHz 的鑒相頻率。 N_pLL 表示鎖相環整數分頻比[10]， N_frac 表示小數分頻比，通過FPGA配置相應的寄存器，取整數分頻比 N_pLL 為32，小數分比 N_frac 為0，則LMX2572內部集成VCO的輸出信號頻率為 6.4GHz ，此信號經LMX2572內部通道分頻器進行16分頻，再經輸出緩沖器調節功率后，輸出AD9956所需的 400MHz 參考輸入信號。

AD9956的輸入功率范圍是 -10～4dBm 為了使LMX2572輸出的 400MHz 信號的功率滿足AD9956輸入功率范圍要求，可以通過FPGA配置LMX2572的R44寄存器中功率控制字的字段OUTX_PWR來實現，OUTXPWR取值范圍為 0～63 ，功率控制字OUTX_PWR的值越大，LMX2572的輸出功率越大，取功率控制字OUTX_PWR為31，可設置LMX2572輸出 400MHz ，參考信號的功率約為 3dBm 。

3.2 AD9956控制設計

基于FPGA的AD9956控制設計框圖如圖7所示，利用FPGA對AD9956內部的各寄存器進行配置，可實現單音模式和掃描模式的選擇。AD9956輸出的兩路信號經變壓器、LPF、放大器后作為參考源系統的輸出。

圖7AD9956控制設計框圖

AD9956輸出信號頻率的公式為：

其中， f_s 表示AD9956的參考輸入信號頻率，取f_s 為 400MHz 。FTW是頻率控制字， N 表示FTW的位數， N=48 。當FTW取1時，可得AD9956的最小頻率分辨率 1.42μHz ，優于寬帶PLL參考源分辨率 0.005Hz 的指標要求。AD9956內部具有8個相位／頻率控制寄存器，可以通過FPGA控制AD9956的PS0、PS1、PS2引腳來選擇相應的相位/頻率控制寄存器[]。每個寄存器具有14-bit的相位控制字和48-bit的頻率控制字，可以通過SPI線對選定的相位/頻率控制寄存器進行配置，并發出I/OUPDATE指令，實現改變AD9956的輸出信號。

AD9956具有三種工作模式：單音模式、線性掃描無停頓模式和線性掃描模式。可以通過FPGA控制AD9956的寄存器CFR1來選擇AD9956的工作模式。當 CFR1lt;17gt;=0 ，AD9956進入單音模式，輸出頻率和FTW的值對應，可通過改變FTW的值來改變AD9956的輸出信號頻率。當 CFR1lt;17gt;=1 、CFR1lt;16gt;=0 時，AD9956進入線性掃描模式，頻率累加器將AD9956的輸出信號頻率從編程的高頻斜坡下降到低頻，或從低頻斜坡上升到編程的高頻，如圖8所示。當 CFR1lt;17gt;=1 、 CFR1lt;16gt;=1 時，AD9956進入線性掃描模式無停頓模式，頻率累加器[12]將AD9956的輸出信號頻率從編程的低頻斜坡上升到編程的高頻，達到高頻后，累加器直接返回低頻，而不是斜坡下降，如圖9所示。

圖8參考源線性掃描模式輸出

圖9參考源線性掃描無駐留模式輸出

4 結果與分析

將基于FPGA的DDS快速跳頻參考源應用于高頻寬帶PLL中，實現點頻模式和線性掃描模式參考信號輸出。利用信號/頻譜分析儀對DDS參考源點頻模式輸出的信號進行測試，相噪結果如圖10所示，可以看出DDS參考源輸出信號載波為 100MHz 時，其相噪為 -122dBc/Hz@1kHz利用信號/頻譜分析儀對DDS參考源線性掃描模式的輸出信號進行測試，結果如圖11所示，可以看出參考源能輸出 50～100MHz 頻率范圍的信號。利用示波器對DDS參考源的頻率切換時間測試，結果如圖12所示，參考源從 50MHz 切換到 100MHz 的時間約為 59ns 。

圖10參考源100MHz點頻相位噪聲

圖11參考源線性掃描輸出

圖12參考源從50MHz切換到100MHz

5結論

設計的基于FPGA的DDS快速跳頻參考源能夠輸出 50～100MHz 點頻參考信號和掃頻參考信號，該參考源具有高分辨率、高精度、快速跳頻和低相噪等優點。可以通過FPGA改變LXM2572鎖相環分頻比和功率控制字、AD9956頻率控制字等參數，使參考源輸出一系列快速跳頻的信號，為基于PLL的高頻寬帶頻綜提供高質量的參考輸入，該基于FPGA的DDS參考源還具有較小體積和較低功率特點，便于集成到小型化DDS+PLL頻綜中。

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作者簡介：王蒙（1988一），男，漢族，黑龍江綏化人，工程師，碩士研究生，研究方向：電子測量儀器、微波信號發生技術。