淺談ＦＰＧＡ對ＰＣＢ的優化設計

摘 要：本文介紹了通過整合FPGA和PCB設計工具以及采用高密度互連(HDI)等先進的制造工藝優化PCB設計的基本方法，也概述了利用FPGA的靈活I/O特性降低PCB制造成本的方法。

關鍵詞：PCB設計 FPGA設計 FPGA I/O設計數據 PCB布線

電子工業背后的推動力是對更快、更便宜的產品的需求以及在競爭廠商之前將產品推向市場。IC技術的進步一直以來就是促使功能增加和性能提高的主要因素之一，而FPGA技術也一直以非常快的速度在發展。與ASIC和定制IC相比，FPGA是一種更具有吸引力的選擇。FPGA技術的進步對下游產業產生的效應影響到了PCB行業，這些高管腳數和高性能封裝推動新的PCB生產及設計技術具有諸如嵌入無源器件、數千兆位信號和EMI分析等功能，并對專用的高密度和高性能布線提出了需求。基本的系統設計方法也在發生變化，對FPGA和PCB的設計可以并行進行以降低系統成本、優化系統性能并縮短設計周期。

一、 傳統的設計方法

PCB采用原理圖輸入方法，而FPGA設計流程采用的方法基于硬件描述語言。對復雜度不高的器件來說，傳統流程是可以接受的，FPGA和PCB可以在不同的設計環境中分別進行設計。然而，這種傳統的FPGA和PCB設計小組獨立工作模式帶來的是以下這種串行步驟：

將FPGA I/O設計數據傳送到PCB流程通常需要人工進行數據的重新輸入(介于步驟3和4之間)。每個引腳有很多屬性，包括邏輯信號名、物理引腳號、引腳方向、引腳組(引腳交換組)、FPGA器件普通引腳名稱和差分信號引腳對等。這樣，有一千個引腳的器件意味著PCB庫管理員需要無任何差錯地輸入6，000個數據。為了適合原理圖紙張的大小，高引腳數量的符號通常需要被分割成若干部分。這些部分的符號創建和管理工作需要花數天到數周的時間。每次FPGA到信號引腳映射關系的修改所導致的原理圖連接更新同樣也是一個漫長又容易出錯的過程。如果邏輯信號名和物理引腳號在FPGA流程和PCB流程之間沒有得到同步，那么放置在PCB上的FPGA就可能無法正常工作。

二、FPGA-PCB設計流程

FPGA設計師必須滿足綜合和布局布線約束以符合時序規定要求，而PCB設計師必須在后端約束設計以便滿足系統級的時序和SI要求。為了滿足嚴峻的上市時間目標，一塊PCB可能包含多個并行設計的高引腳數FPGA。每個FPGA封裝內引腳輸出的變化必須連續反饋給PCB原理圖和版圖設計數據庫。PCB的高速SI分析工具必須能夠訪問I/O收發器的驗證模型。為了完整或滿足高速時序要求的PCB布線也可能要求FPGA引腳輸出的調整。在這雙重跟蹤過程中，FPGA設計師可以使用來自EDA供應商和FPGA供應商的工具。PCB設計師可以使用另外一家EDA供應商的工具，而這一工具不必與FPGA工具供應商提供的工具相同。

為了確保獲得正確的性能，需要執行包括PCB上實際布線在內的高速驗證。隨著數千兆位高速信號的普及，FPGA供應商提供的設計套件必須包含精確的IBIS、Spice或VHDL-AMS模型。有了這些模型以及能夠在GHz范圍內進行信號分析的PCB驗證工具，整個設計的SI和性能就能得到充分驗證。

如果設計小組能在FPGA I/O設計階段就開始前端的合作，那么他們勢必就能消除設計的反復。對于適合FPGA和PCB實現的獨特并行、交互式設計方法來說這是一種非常迫切的需求，它能最大可能地創建可布線的設計，并一次性地滿足SI和時序要求。

三、FPGA的I/O特性

現代FPGA架構包含可編程的I/O，可支持50種以上不同的I/O標準。一般用得比較多的是單端和低電壓差分信號(LVDS)I/O標準。雖然FPGA I/O設計是可變的，但它們的靈活性也有一定的限制。現代的FPGA器件架構將引腳集合分組成“引腳組(pin-bank)”。在同一個引腳組中引腳共享參考電壓等某些共同的特性，因此通常是可交換的。但在不同引腳組中的引腳可能被指定不兼容的I/O標準，因此會導致不同的情況。

LVDS信號線對主要用于高速信號傳輸，此時SI問題比較突出。當FPGA器件中的一個信號被賦于LVDS I/O標準時，這個FPGA信號就需要用到FPGA封裝中的2個引腳。LVDS信號會改善PCB的性能，但也會產生附加的約束條件。LVDS線對必須：1)長度差在±10%之內；2)在整個走線長度內差分線對保持固定的間距。

FPGA邏輯信號使用太多的LVDS I/O標準會導致使用更大且具有更多引腳的FPGA封裝。而不采用LVDS I/O標準意味著產品性能會受到限制，甚至達到許多產品設計小組無法接受的程度。從單個引腳到雙引腳I/O標準(或反過來)的輕易改變能力能使整個設計小組使用最少的LVDS I/O信號滿足系統性能約束條件。總之，盡量減少LVDS的使用可以降低PCB制造的復雜性和成本。

四、FPGA對PCB設計、制造技術的優化

FPGA性能優化前PCB的布線情況是:FPGA的32位總線必須直接與連接器進行通訊，這是一個高速總線，其上所有網絡必須匹配以獲得適當的偏斜控制。為使所有的走線，長度與最長網絡相匹配，布線器增加了很多蛇形走線。從PCB布線的角度來看，其結果是一團糟：有很多額外的擁塞、太多額外的走線以及一個工作性能并非最優的總線。FPGA的性能優化后PCB的布線情況是:布線器對所有的走線長度與最長走線進行匹配。即使這樣，每條走線的長度也只有1.8英寸，而此前為3.2英寸，更短的匹配長度使總線延時減少到320皮秒。這種性能優化是整合FPGA和PCB設計過程的結果，它可獲得理想的FPGA管腳圖。

高端FPGA的高管腳數和高管腳密度需要將FPGA裝配到PCB上，然后再將它們連接到板上的其它IC。在很小的面積上有如此多管腳，以致采用普通PCB制造工藝幾乎不可能進行內部連線。其結果是，這些器件促進了先進PCB制造技術的采用，例如高密度互連(HDI)以及嵌入無源器件等。HDI在PCB上使用IC制造技術。HDI層沉積在傳統PCB壓合層上(例如FR4)，可以制造出很窄的走線和很小的過孔(微過孔)，并很容易使扇出遠離高密度封裝，通常是球柵陣列(BGA)或芯片級封裝(CSP)。另外，使用這些HDI技術還需要能夠理解這種PCB和IC混合生產技術的專用PCB布局軟件。

此外，這些高管腳數器件需要很多去耦電容和端接電阻以保證工作性能，傳統的SMD無源器件會占用表面層的寶貴面積。通過將這些無源器件嵌入到PCB內層，PCB的尺寸可大大減少，同時性能也能得到提高。

就像其它任何新興技術一樣，隨著支持它們的基礎技術的發展，其成本將下降。嵌入無源器件技術便是如此，它曾經僅用于非常前沿的設計，但現在它甚至用在那些要求小尺寸、高功能的消費類產品中。依靠正確的軟件工具以及FPGA和PCB設計并行路徑之間的緊密合作，FPGA設計和實現進度就可能節省“周”通常學會高效地使用多個引腳組可以物理優化FPGA的I/O，并消除總線中的交叉信號，同時也可能減少制造PCB所需的信號層數量，從而達到降低成本的目的。

參考文獻

《CPLD/FPGA的開發與應用》徐志軍編著電子工業出版社出版

《EDA系統設計入門與應用》黃正瑾主編電子工業出版社出版

《電子技術與應用》2003年第9期

（作者單位：1長沙航空職業技術學院2湖南電器研究所）