獨立多通道DDS同步技術研究與實現

錢煥裕，程　明，周葉華

(中國電子科技集團公司第36研究所，嘉興 314033)

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獨立多通道DDS同步技術研究與實現

錢煥裕，程明，周葉華

(中國電子科技集團公司第36研究所，嘉興 314033)

摘要：本地激勵信號源是無線電系統的重要組成部分。在很多應用中，需要實現多個本地信號之間的相位同步，來達到精確測試測量的目的。從直接數字合成(DDS)時鐘的工作原理出發，對DDS的同步方法進行了全面而詳細地理論分析。最后結合AD9910芯片設計了一個獨立多通道DDS同步輸出系統。通過測試，驗證了本文論述方案的可行性。

關鍵詞：直接數字合成；同步；獨立多通道

0引言

在現代通信、雷達、測試系統、電子對抗等領域，通常需要實現多路激勵信號之間的相位同步，來達到準確測量、精確定位、精確成像、增強抗干擾能力的目的。激勵信號的傳統產生方法有直接頻率合成和鎖相環頻率合成2種。對直接頻率合成而言，產生不同頻率所需要的信號路徑不同，鏈路中包含的放大、混頻器件數量也不盡相同，因此很難在多路輸出以及頻率切換時保證輸出激勵源的相位連續與同步。對鎖相環頻率合成而言，小數分頻比的相位隨機性以及器件相位特性的溫度漂移也很難保證電路的穩定工作。

隨著現代電子技術和微電子技術的發展，直接數字合成(DDS)技術也得到了迅猛的發展，成為一種新的頻率合成的主要方式。因其具有頻率轉換時間短、頻率分辨率高、相位輸出連續、可編程控制、全數字化結構、便于集成等優點，在通信、雷達、測試系統、電子對抗等領域得到了十分廣泛的應用[1]。因此研究如何使多個DDS芯片之間的輸出信號同步，具有重要的實用價值。

由于市場上DDS芯片的種類較多，不同DDS芯片的同步方式可能會有所不同，本文將從DDS的時鐘系統入手，對不同DDS的時鐘系統進行比較；針對時鐘系統特點，分析了同步的方法；在此基礎上，結合AD9910設計了一個獨立多通道DDS同步輸出信號源[2-5]。

1DDS時鐘系統

所謂DDS的時鐘系統是指DDS內部將輸入參考時鐘信號進行倍頻、分頻后，提供內部給數字電路、模數混合電路的時鐘分配鏈路系統。根據DDS的工作時鐘頻率大小，一般可以分為直接式和間接式2種。圖1所示框圖是當DDS系統工作時鐘相對較低時，DDS內部的時鐘分配方式框圖，其中的fSYSCLK即為DDS的系統工作時鐘。

圖1　低速率DDS時鐘分配框圖

其可由外部直接提供或者經過內部鎖相環將外部低速率時鐘倍頻后提供。DDS內部各功能電路的工作時鐘均由fSYSCLK直接提供，不再對其進行分頻處理。具有這種時鐘系統的DDS，其工作時鐘一般在300 MHz以下，且不具有片內輔助同步功能。

圖2所示框圖為DDS的系統工作時鐘相對較高時DDS內部的時鐘分配方式框圖，其中的fSYSCLK同樣為DDS的系統工作時鐘，同樣也可由外部直接提供或者經過內部鎖相環將外部低速率時鐘倍頻后提供。為了滿足輸出頻率與采樣率之間的要求，數/模轉換器(DAC)、相位累加器等信號產生模塊的工作時鐘依然由fSYSCLK直接提供。但是，受到設計成本與工藝等條件的限制，控制接口、寄存器及其緩存更新電路等其他功能電路的工作時鐘由SYNC_CLK提供，一般由fSYSCLK分頻得到，也會控制在300 MHz以下。為了能夠實現同步功能，具有這種時鐘系統的DDS配有內部輔助同步電路。圖中的SYNC_OUT和SYNC_IN即為用于輔助同步的2個時鐘接口。

圖2　高速率DDS時鐘分配框圖

2DDS同步方法

根據圖1和圖2，可以分析得到DDS同步方法。為了使得到的結果更加直觀，需要分析DDS的原理，得到輸出信號的表達式。

根據DDS的工作原理，相位累加器對頻率控制字(FTW)進行相位累加，以累加器的結果為地址，對正弦采樣表只讀存儲器(ROM)進行訪問，得到幅度量化值，再通過DAC將幅度量化值轉換為輸出模擬電信號。因此，DDS電路相當于一個信號采樣輸出電路。若將采樣過程近似為理想采樣，則采樣信號的數學表示形式為:

(1)

式中:e*(f)為采樣輸出信號;δ[t-(nT1+t2)]為采樣函數，理想情況下為單位理想狄拉克函數;周期T1即為fSYSCLK的倒數;t2可理解為fSYSCLK的初始相位;t1為FTW被送至相位累加器開始有效的時刻，也可理解為被采樣信號的初始相位;e(t+t1)為被采樣信號，其表達式為:

(2)

f(t)=int(t/T1)

(3)

式中:L為FTW的位數;f(t)由式(3)給出;〈·〉2L是除以2L取余數的過程;N為更新FTW時相位累加器已有的初始值，表現在輸出上是DDS頻率跳變時刻信號的幅度值;N值表現出了DDS輸出在頻率跳變時的相位連續性;int(t/T1)為相除取結果整數的運算。

從以上3個式子可以分析得到，要想使輸出信號相位同步，就必須滿足以下3個條件：

(1) 需要具有相位同步的fSYSCLK信號，使多個采樣系統之間具有相同的采樣周期T和采樣時鐘初相位t2。

(2) 需要具有上升邊沿對齊的數據更新信號，使多個采樣系統之間具有相同的t1。因為int(t/T1)存在取整過程，所以允許更新信號上升沿的到達時間存在小于1個系統時鐘周期的誤差。

(3) DDS輸出必須有相同的初始相位，即必須具有相同的N值。

根據上面的分析，針對低速率時鐘DDS的輸出相位同步方法(如圖3所示)，該方法可以將圖中的2個DDS擴展到任意多個。方法的關鍵在于實現根據式(1)和式(2)論述的3個條件。

圖3　低速率時鐘DDS同步方法

首先，將參考通過倍頻方式提高到DDS正常工作所需要的頻率，利用時鐘分頻器使時鐘輸出與DDS時鐘輸入之間做到電平和接口匹配，其中時鐘分頻器輸出時鐘送到多個DDS的參考時鐘輸入端時，參考時鐘必須具有相同的相位。其次，利用參考時鐘和D觸發器將控制模塊給出的異步數據更新信號轉變為與DDS時鐘同步的信號，更新信號到達各個DDS輸入必須有相同的相位。最后，在控制上，系統上電之后，應向DDS給出Reset信號，使DDS具有相同的初始狀態。

高速率時鐘DDS做到參考時鐘同步的同時，要注意內部輔助電路的工作時鐘是由參考時鐘分頻得來，所以即使參考時鐘是同步的，輔助電路工作時鐘也未必是同步的，這就導致即使控制電路送給DDS的數據更新信號同步，數據更新過程也無法同步。圖4給出了典型DDS輔助電路的時鐘產生電路和輔助同步電路示意圖。圖5針對這一現象給出了說明。

圖4　DDS輔助同步電路示意圖

圖5　輔助電路時鐘不同步現象

從圖5看出，即使外部給出了上升沿對齊的數據更新信號，但由于SYNC_CLK不同步，仍導致了參數t1的不同。由于這種原因，需要利用DDS內部的輔助同步電路保證內部輔助電路的時鐘同步性。

圖6給出了高速率時鐘DDS的同步方法，將其中一個DDS作為主器件，其他DDS作為從器件。由主器件提供SYNC_OUT，經時鐘分配器后反饋給主從DDS，并保證相位同步。將D觸發器的時鐘由原來的參考時鐘變為DDS輸出的SYNC_CLK，保證更新信號與內部輔助電路的同步。

圖6　高速率時鐘DDS同步方法

3基于AD9910的DDS同步設計

3.1　設計原理

現需要設計一個DDS輸出同步系統，通道數為6，DDS與控制模塊均實現單板設計，即系統將包含6個DDS板和1個控制板，DDS將以板卡的方式插在控制模塊上。

根據無雜散動態范圍和相位噪聲等指標的要求，可選擇工作時鐘高達1 GHz的AD9910作為系統的DDS芯片。AD9910的時鐘系統屬于高速率時鐘DDS類型，內部輔助電路工作時鐘SYNC_CLK為工作時鐘的四分頻(約250 MHz)，可選擇圖6所示的DDS同步方法。具體的實施框圖如圖7所示。

圖7選擇第1個AD9910作為主器件，其他5個DDS作為從器件，所有參考時鐘引線、SYNC_CLK引線、SYNC_IN引線以及IO_UPDATE引線各自均為等長線，滿足同頻等相位的要求。

圖7　AD9910獨立多通道DDS同步方法

因為主DDS輸出的SYNC_OUT信號以及SYNC_CLK信號無法同時驅動多個DDS和D觸發器，方案中選擇AD9520作為關鍵的時鐘分配器。AD9520具有內置高速分頻器，在增強時鐘驅動能力的同時，可以將AD9910輸出的高速SYNC_CLK以及SYNC_OUT時鐘進行分頻，最高分頻比高達192，可以降低D觸發器的頻率要求以及印制電路板(PCB)信號完整性要求，而且AD9520的輸入輸出接口與SYNC _OUT、SYNC _IN接口兼容，便于電路設計。

因為數據更新信號是突發性、非連續的數字信號，經過長距離的傳輸可能出現上升沿變緩或者振鈴現象，降低信號同步的可靠性。為了增強數據更新信號的可靠性，在控制模塊輸出端和DDS輸入端各插入1個D觸發器，對信號進行整形的同時降低1個SYNC_CLK時鐘的信號邊沿誤差。

方案實施實物圖如圖8所示。

圖8　實物圖

3.2　測試結果

以第一通道為參考標準，表1和表2分別給出了DDS輸出頻率在25 MHz和87.5 MHz時，用示波器測量的各個通道相對于第一通道的相位差。

表1　25 MHz輸出6通道相位差

平均值的平均次數為32次，測試過程中由于線纜引入的誤差約為±1°。從測試數據可以看出，在測量誤差范圍以內，各個通道之間的輸出相位差小于10°，同頻輸出時，相位關系不隨頻率來回切換而變化，不隨工作時間長短而變化。

表2　87.5 MHz輸出6通道相位差

4結束語

在工程設計中，采用鎖相環或者直接頻率合成方法得到的激勵源之間往往很難做到輸出相位穩定同步，而且DDS具有前面兩者所不具備的頻率轉換時間短、頻率分辨率高等優點。

因此，研究DDS的相位同步方法十分必要。本文以DDS的時鐘系統作為切入點，從采樣系統的角度分析討論了針對不同時鐘系統DDS的同步方法。在此基礎上，設計了基于AD9910的獨立多通道輸出相位同步系統。

測試結果表明，采用同步方案的各個通道的DDS輸出相位基本同步，而且同頻率輸出時，相位關系不隨頻率來回切換而變化，不隨工作時間長短而變化。

參考文獻

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[5]白居憲.直接數字頻率合成[M].西安:西安交通大學出版社，2007.

Study and Realization of Synchronization Technology of

Independent Multi-channel DDS

QIAN Huan-yu，CHENG Ming，ZHOU Ye-hua

(No.36 Research Institute of CETC，Jiaxing 314033，China)

Abstract:Local excited signal resource is an important part of radio system.In a lot of application,phase synchronism among multiple local signals is necessary for accurate test and measurement.This paper theoretically analyzes the synchronization method of direct digital synthesis (DDS) completely and detailedly from the operation of DDS clock,designs an independent multi-channel phase synchronization system combing with AD9910.Through test,the feasibility of the method presented in this paper is validated.

Key words:direct digital synthesis；synchronization；independent multi-channel

收稿日期:2015-06-17

DOI:10.16426/j.cnki.jcdzdk.2015.05.023

中圖分類號：TN741

文獻標識碼：B

文章編號：CN32-1413(2015)05-0103-05