系統級芯片跨時鐘域同步技術研究

汪 健，張 磊，王 鎮，趙忠惠，陳亞寧

（中國兵器工業第214研究所蘇州研發中心，江蘇 蘇州 215163）

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系統級芯片跨時鐘域同步技術研究

汪 健，張 磊，王 鎮，趙忠惠，陳亞寧

（中國兵器工業第214研究所蘇州研發中心，江蘇 蘇州 215163）

摘 要：隨著芯片系統復雜性的提高, 系統級芯片中集成了越來越多的模塊，這些模塊通常工作在不同的時鐘頻率下，這樣芯片上的數據必然頻繁地在不同區域之間進行傳輸。在時鐘和數據信號從一個時鐘域跨越到另一個時鐘域時會發生許多類型的同步問題。采用握手信號進行異步時鐘域之間的信號傳輸，和采用異步FIFO進行總線信號跨時鐘域設計可以很好地應用在系統級芯片設計中，保證這些跨越了多個域的時鐘和數據信號保持同步。

關鍵詞：系統級芯片；跨時鐘域；同步；平均無故障時間

1　引言

隨著集成電路技術的迅速發展，系統級芯片（system on-chip，SoC）變得越來越復雜，芯片上實現了更多的功能，系統頻率也越來越高，隨之而來芯片上的數據更加頻繁地在不同區域之間進行傳輸。當數據由一個時鐘驅動傳輸到由其他的時鐘驅動區域時，跨時鐘域（Clock Domain Cross，CDC）問題就產生了。盡管這并不屬于技術發展提出的新要求，但隨著芯片設計規模的不斷擴大，多異步時鐘域的現象越來越常見和復雜化。

在傳統的設計方法中，設計仿真和靜態時序分析已經不足以充分驗證跨時鐘域的可靠性和連續性，為了確保擁有多個異步時鐘域的芯片能夠可靠運行，設計人員必須有意識地采用一些結構使這些跨越了多個域的時鐘和數據信號保持同步。……