面向Verilog HDL的信息化在線仿真平臺設計

曹玉丹， 左冬紅， 朱 明

（華中科技大學電子信息與通信學院，武漢 430074）

0 引 言

隨著互聯網技術的發展，實施“現代遠程教育工程”，形成開放式教育網絡，構建終身學習體系，是教育部“面向21 世紀教育振興行動計劃” 的重要內容［1］。各高校將MOOC、BlackBoard、超星學習通等在線教學平臺引入常規教學體系，對理論課程的課堂教學起到了很好的輔助作用。實驗教學是理工科高等教育教學體系中非常重要的環節，現有在線教學平臺只能提供實驗教學演示視頻學習以及問答式測驗，不能構建開放、共享、有效的高等教育信息化實驗教學體系。教育部關于一流本科課程建設的實施意見中指出，從2019 年到2021 年將完成1 500 門左右國家虛擬仿真實驗教學一流課程認定［2］。

“計算機組成原理與接口技術”是電子信息類專業的核心課程，掌握計算機硬件系統的工作原理且具備數字系統硬件設計能力為該課程的重要教學目標，也是學生學習的難點。如何有效地提升該門課程的教學效果，一直是困擾一線教師的一個重要問題。隨著電子設計技術的發展，出現了很多優秀的針對電子電路設計的仿真軟件如MultiSim［3］、LogiSim［4］、Proteus［5］、PSpice［6］以及針對硬件描述語言仿真的ModelSim［7］、iverilog［8］、ISim、VCS 等。這些軟件為單機版，學生完成電路仿真需具備正確安裝并使用軟件、設置仿真激勵和判斷仿真結果的能力。單機版軟件無法采集學生在仿真過程中的數據，教師無法得知學生在仿真過程中遇到的問題，不能對教學過程形成反饋［9］。隨著科學技術的進步，學生所學課程實驗內容越來越復雜，實驗教學學時卻不斷縮減，依賴教師人工檢驗學生仿真結果是否正確，需要耗費大量的課內教學時間。通過實驗驗收的形式檢查學生對課程知識的掌握情況只能看到學生仿真的最終結果，不能發現學生在仿真過程中出現的問題和錯誤并加以及時糾正，這易導致學生失去學習的興趣而直接拷貝他人的代碼敷衍完成仿真任務。建設信息化線上實驗教學平臺是理工科高等教育發展的必然趨勢。

1 研究現狀

國內外計算機硬件類遠程虛擬實驗系統研究較早，目前已具備不少成熟的遠程實驗平臺，它們可以分為有真實硬件支撐的遠程虛擬實驗平臺［10］、純仿真的遠程虛擬實驗平臺以及兩者的結合［11-12］。

絕大部分虛擬實驗平臺建設目標是為學習者提供便捷的實驗環境，解決學習者在不具備相應實驗環境的情況下也能進行遠程實驗的問題。它們不具備學習者實驗過程數據存儲、實驗結果自動檢驗等功能。作為信息化線上實驗教學平臺要求具備以下功能：①為教師根據課程教學目標定制實驗內容；②記錄學生實驗過程中的行為數據、出錯信息以及自動檢驗實驗結果；③對學生實驗過程中的行為以及實驗結果進行評分。促進教師改進實驗教學方法，提高實驗教學質量。

隨著超大規模集成芯片技術的發展，硬件設計日趨軟件化，越來越多場景采用硬件描述語言設計硬件電路，國內越來越多的高校數字電路以及計算機硬件設計等相關課程采用硬件描述語言進行教學［13-14］。基于以上因素，本文設計了一種面向Verilog 硬件描述語言的在線仿真自動檢驗信息化實驗平臺。

2 平臺設計

本實驗平臺采用B/S 架構，學生實驗時無須另外安裝客戶端。采用前后端分離的開發模式，前端UI采用Vue框架［15］，實現學生、教師的人機交互；后端采用Springboot［16］框架，實現Verilog語言代碼的綜合、功能仿真以及功能正確性黑盒驗證；實驗數據的存儲采用關系型數據庫Mysql。在線仿真實驗系統交互流程如圖1 所示。主要包含：實驗任務布置；實驗代碼提交及自動仿真驗證；實驗結果展示；實驗成績生成和實驗行為記錄等功能模塊。

2.1 實驗任務布置

實驗任務布置模塊除接收教師提交的實驗任務描述、設計示例代碼之外，還需教師提交電路對應的仿真激勵文件。仿真激勵文件為學生的電路設計提供確定的激勵，如時鐘信號等。在確定的激勵信號作用下，電路的輸出端口將輸出確定的響應。本系統基于黑盒驗證的思想，在教師提供的初始激勵文件（原激勵文件）中加入波形采集任務，仿真時生成VCD（Value Change Dump）波形文件，將電路正確的VCD波形文件與學生設計輸出的波形VCD文件比較，實現電路設計正確性的自動檢驗。系統激勵文件生成方法如圖2 所示。

圖2 系統激勵文件自動生成方法

以半加器電路設計為例，原激勵文件和系統激勵文件之間關系見表1。

表1 原激勵文件與系統激勵文件之間的關系

其中verilog硬件描述語言的系統任務＄dumpfile（“wave.vcd”）用于生成wave.vcd 波形文件，而＄dumpvars（0，adder_sim）用來采集adder_sim級別為0 的端口信號變化信息，即In1，In2，Out端口信號變化信息。添加波形采集任務的系統激勵文件在仿真后生成波形VCD 文件wave.vcd，并記錄輸入、輸出信號的變化關系，用于后續電路設計正確性檢驗和波形的可視化。

2.2 實驗代碼自動仿真驗證

系統的仿真功能通過iverilog軟件實現，iverilog是一個支持全平臺的開源Verilog 仿真軟件，在Linux 系統中使用非常方便。通過以下命令在服務器中安裝iverilog：＄yum install iverilog。安裝iverilog 時自動安裝VVP，VVP 根據iverilog 生成的可執行文件生成VCD波形文件。

功能仿真及正確性檢驗需要用到激勵文件、電路設計源文件和波形VCD 文件。源文件即學生提交的Verilog代碼，激勵文件為源文件提供激勵，同時生成VCD文件。

學生提交設計源文件之后，系統將學生代碼存儲到服務器文件系統指定文件目錄下，并根據模塊類型生成仿真shell腳本。Verilog代碼仿真shell腳本命令格式見表2。

表2 Verilog代碼仿真完整shell腳本命令格式

其中：sim.v 為激勵文件；code.v 為學生提交的源文件；path為相應文件所在路徑。

iverilog code.v命令對電路設計源文件進行編譯完成語法檢驗。iverilog-o out sim.v code.v 通過激勵文件為源文件提供激勵，生成可執行文件，參數-o 指定了可執行文件的名字。vvp-n out 對可執行文件out

進行分析生成波形VCD 文件。通過Java Runtime 類提供的getRuntime（）方法獲取當前JVM的運行時環境，通過Runtime.getRuntime（）.exec（）方法創建仿真進程調用動態生成的shell 腳本，同時創建2 個線程，分別讀取仿真子進程的標準輸出流和錯誤流，避免因緩沖區滿而導致子進程阻塞產生死鎖。使用waitFor（）方法等待iverilog 仿真進程執行結束。仿真腳本正常退出后，通過進程的標準錯誤流中的信息判斷仿真代碼是否編譯報錯。若標準錯誤流為空，編譯通過。若代碼無語法錯誤，進一步判斷仿真波形是否正確。否則代碼編譯報錯，將報錯信息返回到學生仿真界面。Verilog在線仿真流程如圖3 所示。

圖3 Verilog在線仿真流程

2.3 實驗結果展示模塊

實驗結果的呈現包含3 種情況：①設計代碼存在語法錯誤；②無語法錯誤但存在功能錯誤；③既無語法錯誤也無功能錯誤。

若存在語法錯誤，直接將編譯語法錯誤通過web界面顯示給學生，如圖4 所示，顯示存在錯誤的代碼所在行行號以及錯誤原因。

圖4 編譯報錯

學生代碼編譯通過后，前端接收到服務器返回的波形數據WaveData，根據WaveData 渲染波形界面。在渲染之前先將WaveData 中的端口信號分別存儲到數組中，通過Vue框架的V-for指令結合Flex彈性布局對波形信號數組中的波形數據進行水平方向循環渲染。每一個信號的每一個周期都是一個基本單元波形組件。基本單元波形組件由HTML 的span 標簽以及前后2 個旋轉135°偽元素共同構成，通過組合顯示span及偽元素的不同邊，完成多位寬波形信號基本單元組件的構建。

波形比對發現錯誤時，顯示如圖5 所示波形。此時通過對比的方式顯示正確波形以及學生代碼存在錯誤的波形，且錯誤之處除采用文字提醒之外，在波形圖中采用紅色高亮顯示，并將輸入＼輸出信號的值顯示在波形圖中。

圖5 電路設計邏輯有誤

若功能仿真成功，則僅顯示正確波形如圖6 所示。

圖6 功能仿真成功

2.4 實驗成績生成模塊

功能仿真實驗時間截止時，系統自動計算學生的分數。教師在發布實驗時可分別設置功能仿真實驗中學生代碼編譯通過且波形正確、編譯通過但波形不正確、編譯不通過3 種情況的分數。根據教師設置的得分規則以及每一個實驗模塊的分值權重，對各個模塊的分數進行帶權累加，生成學生仿真實驗總分數。

2.5 信息化實驗過程數據收集

學生使用本系統完成功能仿真實驗時，會進行很多操作，如登錄系統、查看實驗內容、提交實驗代碼等。本系統攔截學生實驗操作的HTTP請求以及操作產生的中間數據，如代碼信息、報錯信息等，將這些數據的類型和內容持久化到數據庫中。結合教師教學經驗，將這些數據總結為如表3 所示實驗數據行為指標：學生實驗進展、實驗行為偏好、實驗遇到的問題等。平臺通過對上述數據的收集以及Echart 前端可視化框架向教師實時展示實驗中每一個模塊每一個學生的實驗完成情況，代碼報錯信息等，便于教師根據學生實驗情況進行有針對性的教學。

表3 實驗行為數據類型

3 平臺應用

學院2018 級本科生（330 人）在開學初補做“計算機組成原理與接口技術”實驗課中的微處理器設計（見圖7），實驗采用了該實驗平臺，有效緩解了實驗課補課期間課內學時緊張以及實驗室沖突的問題，并保證了實驗教學效果。平臺于8 月底上線，在9 月1 日～10 月4 日期間穩定運行，期間總宕機時長少于24h，最大限度地減少了實驗平臺對學生在線學習行為數據的影響，保證了數據的可靠性。實驗平臺共采集到316 個學生的實驗數據。包括《微處理器設計》實驗中的16 個必做模塊，5 個選做模塊，3 萬多次提交代碼信息、5 萬多條報錯信息以及其他數據。

圖7 微處理器電路框圖

《微處理器設計》實驗主界面如圖8 所示，子模塊詳情描述界面示例如圖9 所示。

圖8 《微處理器設計》實驗主界面

圖9 子模塊詳情描述界面

根據平臺記錄的數據，分析平臺記錄數據所表征的實驗掌握程度與課程期末成績的相關性，得到如表4 所示結果，這說明：①平臺實驗分數表征的實驗掌握程度能夠在一定程度上預測課程的期末成績；②開始實驗距截止日期的天數與期末成績達到了0.503 的極顯著正相關性，即開始實驗越早，期末成績越高；③完成實驗距截止日期的天數與期末成績達到了0.404 的極顯著正相關性，即完成實驗越早的學生，期末成績越高，而快到實驗驗收截止時間臨時抱佛腳完成實驗的學生分數較低。

4 結 語

本文將傳統面向Verilog 硬件描述語言硬件電路功能仿真單機軟件部署到了互聯網云平臺，為學生提供了在線仿真平臺，同時也為教師了解學生實驗過程行為提供了實驗數據收集平臺。它具有以下優點：①

學生無須安裝任何軟件即可隨時隨地在PC 端或移動端進行仿真代碼提交、仿真結果查看。②合理設置仿真結果后，采用自動仿真結果正確性檢驗以及實驗行為綜合評分手段，實現了更加科學和公平的仿真實驗驗收以及實驗效果評分。③無須教師參與，學生便可實時查看仿真結果，并根據可視化的波形對電路邏輯功能進行分析，有助于提高學生參與實驗的積極性和熱情。④學生實驗行為數據的收集和分析為教師定位教學難點、改進教學方法、提高教學質量提供了參考依據。

該平臺首次應用于計算機組成原理與接口技術實驗課程的微處理器設計實驗，它還可應用于數字電路課程基于硬件描述語言設計電路的實驗，并且在添加一定的身份驗證功能之后可以應用于基于硬件描述語言的實驗操作考試中。借助其自動仿真驗證以及多元化的數據記錄和分析功能，可以減輕教師的實驗操作類考試監考和驗收壓力。

實踐告訴我們，偉大事業都成于實干。新時代是奮斗者的時代。新時代是在奮斗中成就偉業、造就人才的時代。我們要激勵更多科學大家、領軍人才、青年才俊和創新團隊勇立潮頭、銳意進取，以實干創造新業績，在推進偉大事業中實現人生價值，不斷為實現中華民族偉大復興的中國夢奠定更為堅實的基礎、作出新的更大的貢獻。

——2019 年2 月20 日，習近平在會見探月工程嫦娥四號任務參研參試人員代表時強調