基于軟件無線電的彈載一體化通信終端

李世博

摘要：針對當前常規彈載通信系統集成度低、配置繁瑣等問題，提出一種基于軟件無線電的彈載一體化通信終端。該終端采用一體化設計思路將電源轉換、接口采集、信號處理、載波調制和功率處理單元高度集成在同一塊電路板上，基于軟件無線電思想實現通信方式、射頻參數的實時在線配置。該終端經試驗驗證，性能可靠，操作便捷，優化了現有彈載通信產品。

關鍵詞：軟件無線電；一體化；彈載通信

一、前言

軟件無線電思想是20世紀90年代以后逐漸興起的一種全新設計思想，其核心是在通用通信硬件平臺上加載不同的通信軟件，以實現不同通信方式間的轉換。軟件無線電平臺良好的兼容性和可編程性使得通信系統的開發演化為數字信號處理軟件的研究，這將極大縮短通信系統開發周期并有效降低研制成本。

現有彈載通信產品基于模擬技術設計，產品功能往往需要依據不同任務需求進行定制化設計。一款彈載通信產品僅供某一特定任務系統使用，功能要求稍有變化就需要重新進行電路、結構和軟件設計[1]。針對這一問題，本文提出一種穩定性、靈活性更高的基于軟件無線電的彈載一體化通信終端。

二、系統總體設計

（一）設計要求

基于軟件無線電的彈載一體化通信終端的主要技術要求：

無線電頻段為S波段，采用PCM/FSK調制模式[2]；

供電范圍+18V～+32V；

三次以上諧波抑制：≥80dBc；

帶外雜波抑制：≥60dBc。

（二）系統原理

通信終端的工作流程主要包括接口采集、信號處理、載波調制、功率放大和發射天線單元。其中，接口采集和信號處理單元實現模擬信號的調理和轉換、數字信息的接收和緩存、圖像信息的提取和壓縮，按預定的幀格式對信息進行編碼，再經過信道編碼后形成具有糾錯能力的PCM信號，載波調制單元將PCM信號以一定的頻偏調制到載波并輸出，功率處理單元將已調載波信號濾波并放大至一定功率，發射天線單元實現射頻功率信號近似全向輻射的功能。

三、設計方案

（一）主要元器件選型

數字處理電路主要由FPGA、NOR FLASH、SPI EEPROM、射頻收發芯片、AD轉換器、RS422接口、LVDS接口、接口緩沖器、電源等器件組成。其中FPGA選取Xilinx公司的XC7A100T-2CSG324I作為核心處理器件，主要完成所有通信信息的接收緩存，按預定的通信幀格式對信息進行編碼，再經過信道編碼后形成具有糾錯能力的PCM基帶信號傳輸給載波調制。對信號采集控制功能實現所占用資源、芯片尺寸等進行綜合評估，選用Xilinx公司Artix-7系列的XC7A100T-FGG484I工業級FPGA芯片。該芯片尺寸為23mm×23mm，封裝為FGG484，最大可用I/O為285個，邏輯單元101440個，內部RAM為4860Kb，同時采用1.0V內核電壓，能夠較好地降低系統功耗，接口電平可選擇使用1.0V、1.8V、3.3V等多種標準。FPGA的配置芯片選用Micron公司的MT25QL256ABA8ESF-0SIT。

射頻收發器采用ADI公司的AD9361，AD9361是一款高集成的解決方案，內部集成了模擬濾波、混頻器、數據轉換器、發射和接收通道的頻率合成器以及可編程增益、直流偏置校準等數字域的其他功能[3]。這款器件通過正交誤差校準和直流偏置校準的功能，很好地解決了此前零中頻架構的直流偏置和正交誤差限制，從而使零中頻架構成功應用于軟件無線電的芯片產品。AD9361集成2個發射和兩個接收通道，頻率范圍70MHz～6GHz，通道帶寬200kHz～56MHz，1GHz條件下噪聲系數為2dB，在更高的頻率如2GHz時，可做到小于3dB；AD9361因為集成有ADI自有的12位連續時間的∑-ΔADC，采樣率達640MHz，大大降低了對模數轉換器前端的模擬濾波器的要求，因此可以實現濾波器的集成，無需外置濾波器，可有效降低系統成本。

（二）電源轉換單元設計

通信終端的外部輸入電壓為18V～32V之間的直流電源，需要變換為終端內部的各種電壓。FPGA的內核電壓、IO電壓和輔助電壓，RS422接口、LVDS接口、Flash芯片的電壓，AD9361的電壓，功放電路的電壓等，需求的電源種類豐富，對電源的設計要求較高。

（三）接口采集和信號處理單元設計

接口采集和信號處理單元以FPGA為中心，外圍專用接口芯片、光耦隔離電路和信號調理轉換電路等構成。FPGA模擬信號、開關信號、RS422和LVDS總線信號成組裝訂后進行PCM編碼，然后將編碼信息進行FSK調制生成IQ數據流，FPGA將IQ數據流發送給射頻收發芯片AD9361。AD9361完成信號的數模轉換及正交上變頻，輸出射頻信號。

模擬信號經過調理電路以后，送入交換子，按照固定的幀格式選通后進入A/D轉換器量化，轉換為數字量后進入FPGA完成采集。調理電路選用運放AD824AR，其壓擺率為2V/μs，帶寬為2MHz，外圍連接調節電阻和濾波電容。交換子選用的是ADG426，ADG426是CMOS型十六選一多路模擬開關。A/D轉換器選用AD公司的AD9240AS，其轉換速率最高可達10Msps，轉換速率由時鐘CLK決定。由FPGA輸出的A/D轉換器的時鐘CLK_AD電平為3.3V，通過AD8042運算放大器，實現電平轉換為+5V，接入AD9240AS中，以滿足其時鐘輸入幅度的要求。

LVDS信號分為CLK和DATA兩路，分別用于同步時鐘和同步數據的傳輸。DS90LV048ATMTC為四通道接收LVDS接口芯片，可用于本方案的LVDS接收電路，最高時鐘速率為200MHz。

本設計選用MAX3491芯片用于發射機的功能配置和調試串口，該芯片是一款低功耗收發器，用于RS-422和RS-485等串行數據接口標準系統中，內部有驅動、接收和使能控制模塊，可實現全雙工傳輸，最大傳輸速率為12Mbps。對外接口增加了ESD保護電路和接口懸空保護電路，進一步提高了電路的靜電防護能力。

本設計選用HCPL-0631/HCPL-063L作為開關量輸入電路，適配+3.3V或+5V的工作電壓，可完成開關信號的采集處理。選用AT25M02用于頻點存儲，采用+3.3V的SPI總線接口，存儲容量2Mbits。

本方案中FPGA是信號處理的核心，主要完成所有通信信息的接收緩存，按預定的通信幀格式對信息進行編碼，再經過信道編碼后形成具有糾錯能力的PCM基帶信號傳輸給載波調制。對信號采集控制功能實現所占用資源、芯片尺寸等進行綜合評估，選用Xilinx公司Artix-7系列的XC7A100T-FGG484I工業級FPGA芯片。該芯片尺寸為23mm×23mm，封裝為FGG484，最大可用I/O為285個，邏輯單元101440個，內部RAM為4860Kb，同時采用1.0V內核電壓，能夠較好地降低系統功耗，接口電平可選擇使用1.0V、1.8V、3.3V等多種標準。FPGA的配置芯片選用Micron公司的MT25QL256ABA8ESF-0SIT。

本方案采用數字變頻設計，射頻鏈路采用射頻收發器AD9361實現。AD9361內部集成了完整的發射鏈路，包括濾波器、放大器、衰減器、本振、上變頻等電路。AD9361射頻輸出后進入后級發射鏈路。

1.功率處理單元設計

功率處理單元主要由驅動放大器、衰減器、功率放大器、隔離器、低通濾波器等多個功能部件組成。

根據射頻鏈路中的各級衰減及放大器增益，計算可得產品輸出功率為31.5dBm。另外，通過調整鏈路增益，使末級功放工作時處在深度飽和狀態，降低高低溫狀態下功放輸出功率的變化，保證產品在三溫狀態下輸出功率均不小于31dBm。

功率放大器采用國產高增益GaAs功率管，輸出能力33.5dBm，增益29dB，內部集成放大器偏置電路，采用標準化管殼封裝。功率放大器設計效率為46.7%。

采用管殼封裝形式可以實現功放芯片使用過程中的氣密性設計，而且提高了功放的空間隔離，有效地減小了與其他射頻器件間的空間串擾；另外，與裸芯片的燒結加金絲鍵合的微組裝方式相比，裝配過程中管殼封裝的螺釘安裝加焊接方式更方便快捷。采用標準的管殼進行封裝可以更好地保證供貨周期。

整個射頻前端由+8V進行供電，內部集成線性穩壓器和負電荷泵，用于生成+5V與-5V，給各個功能單元供電。同時射頻前端集成時序保護電路，可以在-5V電壓開路或欠壓時及時關斷功放漏極+8V供電，從而保護功放不被燒毀。

穩壓電路常用的有兩種形式：線性電源（LDO）和開關穩壓電源（DCDC），線性電源（LDO）的輸出電壓紋波小，但是在輸入電壓和輸出電壓相差較大時轉換效率較低，只能降壓不能升壓。開關穩壓電源（DCDC）的紋波大，但是在輸入電壓和輸出電壓相差較大時轉換效率較高，并能實現升壓輸出。

+5V和-5V被用于給放大器供電，電流幾十毫安，功耗小；但是電壓的穩定性會影響放大器的工作狀態。綜合考慮，采用LDO穩壓方式可保證放大器供電的穩定性，進而提升了產品性能的穩定性。

通信終端需具有輸出開路、短路保護功能，開路、短路5分鐘不損壞電路的要求。功放輸出端口開路、短路時，端口駐波嚴重惡化，飽和功率工作狀態下反射信號回來倒灌管子的話，很容易引起自激而燒毀。考慮到此種情況，功率放大器后級聯隔離器，選取的隔離器設計保證耐受功率大于36dBm，損耗小于0.5dB，可以滿足隔離器在模塊中能夠正常工作。隔離器對放大器的保護作用很明顯，因為微波放大管的輸出匹配在有大功率反射回來的時候，很容易造成失配而燒毀；隔離器的材料是采用鐵氧體隔離器又稱單向器，它是一種單向傳輸電磁波的器件，當電磁波沿正向傳輸時，可將功率全部饋給負載天線，對來自負載的反射波則產生較大衰減，這種單向傳輸特性可以用于隔離負載天線變動對放大器的影響。

通信終端具有雜波抑制指標要求，在射頻鏈路沒有混頻電路，因此不會引入帶外雜散；在模數轉換過程中，AD9361出口主信號間隔50Mhz處存在雜散干擾，由于與主信號間隔太小，很難通過射頻濾波器濾除掉，只能通過數字電路進行調節，令帶外雜散抑制大于60dBc，測試結果顯示雜散抑制為63.4dBc，滿足指標要求。

通信終端有諧波抑制要求，通常放大器在工作時，都會產生高次諧波。采用的驅動放大器的高次諧波功率與主信號相比，均小于-25dB，在驅動放大器和功率放大器之間級聯一級對二次諧波及以上頻率抑制度大于35dBc的濾波器，保證功放入口處的諧波抑制度不小于60dBc，消除驅放諧波對產品諧波抑制性能的影響。

通信終端中，功放的高次諧波為影響產品諧波抑制的主要因素，采用的功放高次諧波測試結果與主信號功率相比，二次諧波為-28.7dB，三次諧波為-54.0dB，四次諧波為-48.2dB，五次諧波為-60.1dB。

為滿足諧波抑制指標，在功放后級聯低通濾波器以抑制功放的高次諧波。由于單級濾波器的帶外抑制度有限，不能保證對高次諧波的有效抑制，設計方案中采用兩級濾波器級聯的方式以調高抑制度，濾波器采用LC+傳輸線形式兩級級聯，并用金屬罩封裝，提高了器件的穩定性和抗干擾性

2.通信終端軟件設計

通信終端采用FPGA軟件完成輸入信號采集、編碼、調制及射頻配置等功能，采用模塊化設計思路，軟件可靠性高。FPGA軟件對模擬信號、開關信號、數字總線信號進行采集、信道編碼（CRC和R-S信道糾錯編碼及隨機化編碼），形成串行數據流，經正交I/Q調制，形成調制信號，并根據EEPROM和外部命令完成射頻配置[4]。

FPGA軟件使用復位信號生成模塊、使能信號生成模塊、模擬信號處理模塊、開關信號處理模塊、RS422數據處理模塊、LVDS數據處理模塊、CRC編碼模塊、版本信息生成模塊、通信幀格式編碼模塊、輸出預編碼模塊等通用模塊。

其中頻點配置、啟停控制等功能主要通過時序控制模塊實現。該模塊用于控制射頻輸出狀態及AT命令的執行流程，該模塊內部為一個狀態機，每個狀態完成相應的功能：

（1）系統復位后，首先完成對RF捷變器的配置；

（2）從EEPROM中讀取當前的載波頻率，根據載波頻率計算RF捷變器中相應寄存器的頻率控制字，并將頻率控制字寫入RF捷變器中相應寄存器；

（3）從EEPROM中讀取當前的功率衰減值，并將功率衰減值寫入RF捷變器中相應寄存器；

（4）設置AT命令接收使能，并等待外部輸入的AT命令；

（5）讀取AT命令狀態寄存器，根據AT命令的類型、命令功能、命令參數值完成相應的功能。

四、試驗結果

通信終端試驗測試項目包括工作電流、射頻和通信參數，測試連接圖如圖1所示。

測試連接圖中，信號模擬源模擬各種被測參數送給通信組件，直流電源提供所需工作電壓，功率頻率計顯示通信組件工作功率和頻率，信號分析儀顯示諧波抑制、雜波抑制和頻偏，數據檢查設備完成通信信號的接收解調和數據處理、輸出顯示[5]。

其中，濾波器性能的實測結果為低通濾波器對二次諧波抑制大于78dBc，對三次諧波抑制大于71dBc，對四次諧波大于80dBc。綜合功放的性能和濾波器的性能可以滿足設計要求的二次諧波抑制不小于60dBc，三次諧波抑制不小于60dBc，三次以上諧波抑制不小于80dBc。通信終端的完整測試數據統計結果如表1所示。

五、結語

基于軟件無線電的彈載一體化通信終端采用一體化設計思路，將電源轉換、接口采集、信號處理、載波調制和功率處理單元高度集成在同一塊電路板上，基于軟件無線電思想實現通信方式、射頻參數的實時在線配置。同時采集多路模擬量和數字量，通過外部命令可配置無線通信和無線通信模式，工作模式靈活，具有成本低、低功耗、高集成度及良好通用性的特點，對于常規兵器彈載通信裝置的小型化、集成化和通用化設計具有一定的指導價值。

參考文獻

[1]杜向輝，于曉輝，鄭立會.彈載數據鏈信道模型仿真研究[J].航空兵器，2013（6）：27-29+64.

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[3]郭凱.航天遙測技術現狀及發展思考[J].遙測遙控，2015，36（5）：7-15.

[4]宋啟成，張西韓.遙測技術的發展及應用探討[J].科技咨詢，2013（13）：41+71.

[5]白靜棟.基于軟件無線電技術的遙測遙控通信系統的研究與實現[D].北京：北京郵電大學，2015.

作者單位：中國空空導彈研究院