基于FPGA技術的渦流信號數字阻抗分解的設計與實現

關鍵詞：FPGA；渦流信號；阻抗分解中圖分類號：TP274；TN741 文獻標識碼：A

0 引言

隨著國家對工業發展的需求越來越大，渦流檢測技術發展也越來越快。其具有非接觸、靈敏度高、檢測速度快等優點，是工業無損檢測中的主要檢測手段。在渦流檢測系統中，提取檢測信號中的缺陷信號是最主要的步驟。目前，市面上大部分渦流檢測系統和設備主要利用阻抗分解的原理進行設計。因此，研究渦流信號的阻抗分解方法具有非常重要的意義。傳統的渦流信號阻抗分解方法主要采用硬件電路進行處理，即通過搭建模擬電路以實現渦流模擬信號的處理。這種方法不僅具有硬件電路系統復雜、調試難度大、系統通用性和穩定性差等不足，而且渦流信號容易受噪聲信號的干擾，檢測信號質量差，測量精度較低。隨著計算機技術和數字處理系統的發展，數字化發展成為一種趨勢。其中，采用大規模現場可編程邏輯門陣列（field programmablegate array，FPGA）技術可以實現渦流信號阻抗分解的數字化處理，其具有設計靈活、適應性強、模塊化移植簡單等高性能數字處理的特點。采用先進的數字處理方法實現渦流信號的阻抗分解成為一種可能。

1 渦流信號阻抗分解的原理

渦流檢測技術是利用檢測線圈來拾取被檢工件表面的渦流信號變化，通過對渦流信號進行阻抗分解來反映被檢工件表面阻抗的變化，從而反演出工件表面是否存在缺陷以及缺陷的大小和性質[1]。因此阻抗分解是渦流信號處理的關鍵環節。圖1 為阻抗分解示意圖，阻抗分解的原理是將檢測線圈拾取的渦流信號進行正交分解，分別得到渦流信號的實部（電阻分量R）和虛部（感抗分量X），從而實現渦流信號的阻抗分解。

3 數字相敏檢波器的設計與實現

本文主要利用FPGA 技術設計兩個產生正交參考信號的DDS 來實現數字相敏檢波處理[3-4]。將標準正弦波幅度數據存儲在FPGA 的只讀存儲器（read only memory，ROM）中。通過輸入不同頻率對應的頻率控制字做累加算法，將結果作為ROM的查詢地址，即可輸出正交參考信號幅值。圖4 為FPGA 邏輯分析儀抓取的正交參考信號。

將正交參考信號幅值與A/D 模數轉換器得到的渦流感應信號進行相乘，即可實現數字相敏檢波處理。本文采用FPGA 自帶的乘法器IP 核實現乘法運算。

4 數字低通濾波器的設計與實現

式（6）和式（7）相乘后的結果中含有一個倍頻的高頻分量，可以使用數字低通濾波器來去除這個分量[5-6]。假設渦流激勵信號頻率為1000 kHz，則其倍頻分量為2000 kHz，因此需要設計一個截止頻率為 1000 kHz 的低通濾波器濾除倍頻高頻分量。本文使用MATLAB 工具，設計數字低通濾波器，采用Hamming 窗函數法來實現數字低通濾波器參數計算，得到階數為31 階的低通濾波器模型。使用MATLAB 工具對該數字低通濾波器模型進行幅頻響應分析，如圖5 所示。

將該數字低通濾波器模型系數輸入FPGA 低通濾波器的代碼中，實現數字低通濾波功能，完成渦流數字阻抗分解的重要環節。

5 渦流信號數字阻抗分解實驗驗證

為了驗證渦流信號數字阻抗分解的有效性，將該設計方案的渦流檢測系統激勵信號頻率設置為500 kHz， 發射擋位為 3擋， 前置放大增益為12dB，以 0.2m/s 的速度檢測不銹鋼鋼板試塊上寬為0.2 mm， 長為20mm， 深分別為0.2mm、0.5mm、1mm 的缺陷。經過系統軟件處理，將阻抗分解后的數據波形顯示在笛卡爾坐標系上并且以阻抗信號的形式表示[7]。根據實部和虛部的變化，顯示檢測線圈渦流阻抗信號變化。渦流阻抗信號如圖6 所示，阻抗信號幅值大小與裂紋大小呈正相關，實現了渦流信號的阻抗分析，達到預期設計效果。

6 結論

本文在闡述渦流信號阻抗分解原理的基礎上，詳細地介紹和分析了基于FPGA 技術的渦流信號數字阻抗分解系統的設計步驟和實現方式，并利用實驗驗證了該設計方法的有效性，具有良好的實用價值。